专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，更具体而言，涉及一种集成沟槽型金属氧化物半导体场效应晶体管(Trench M0SFET)和肖特基二极管(Schottky diode)的半导体器件及其制造方法。
背景技术：
在当今的电子器件中，多重供电被广泛使用。例如在一些应用中，中央处理单元被设计成在特定时间根据计算负载而具有不同供给电压的方式来工作。因此，直流/直流变流器(DC/DC convert)被用来满足电路的宽范围供电需求。直流/直流变流器通常采用沟槽型功率金属氧化物半导体场效应晶体管(MOSFET)实现的高效开关。在常规的直流/直流变流器电路中，为了避免急通(shoot-through)电流对 MOSFET造成损坏，高电压侧的MOSFET和低电压侧的MOSFET不能同时导通。在一个MOSFET 导通之前，两个MOSFET必须同时断开。在该死时间(dead time)期间，沟槽型MOSFET中的内部PN结本体二极管能够传导电流。不利地，该本体二极管具有较高(约0.7V)的正向电压，因此功率被消耗。还不利的是，PN结二极管具有差的反向恢复特性。一旦PN结二极管导通，空穴和电子二者均会产生，所以需要较长的时间来通过电子空穴复合消除空穴和电子载流子。肖特基二极管(Schottky diode)由于其金属半导体接触结构而具有比PN结二极管小的正向电压降。此外，由于肖特基二极管是单载流子器件(仅电子)，所以它具有比 PN结二极管更好的反向恢复特性。归因于上述优点，已经提出了将肖特基二极管与沟槽型 MOSFET集成，使肖特基二极管与沟槽型MOSFET的本体二极管并联，以获得更好的器件性能，例如更小的功率损耗和更快的开关速度。目前的集成沟槽型MOSFET和肖特基二极管的半导体器件具有这样的结构，其中在肖特基二极管区域的旁边设置完全扩散的P型阱，或者设置额外的更深的P型阱从而能以低的漏极电压掐断(pinch off)肖特基二极管区域，提高肖特基二极管的击穿电压 (breakdown voltage) 0然而，对于完全扩散ρ型阱而言，由于其深的结，需要占据大的管芯面积以用于形成大尺寸的P型阱，这降低了器件的功率面积比。对于额外的更深的P型阱而言，需要使用额外的掩模和热扩散工艺，制造工艺复杂且增加了成本。而且，上述两种结构的半导体器件都具有低的管芯尺寸利用率。
发明内容
本发明的一个方面在于提供一种半导体器件及其制造方法，该半导体器件集成有沟槽型金属氧化物半导体场效应晶体管和肖特基二极管，具有紧凑的器件结构，且节省了管芯的使用面积。本发明的至少一个方面可通过提供一种半导体器件来实现，该半导体器件包括 沟槽型的金属氧化物半导体场效应晶体管，形成于η型半导体衬底中；集成的肖特基二极管，位于该金属氧化物半导体场效应晶体管旁边，且包括与该η型半导体衬底接触的正极金属层；以及沟槽隔离结构，位于该金属氧化物半导体场效应晶体管和该肖特基二极管之间，从而阻挡该金属氧化物半导体场效应晶体管的P型阱掺杂区的一部分朝向该肖特基二极管扩散，其中该P型阱掺杂区具有经该沟槽隔离结构下方横向扩散到该肖特基二极管的靠近该沟槽隔离结构的部分区域中的突出部。本发明的至少一个方面还可通过提供一种半导体器件来实现，该半导体器件集成有沟槽型的金属氧化物半导体场效应晶体管和肖特基二极管，该半导体器件包括m型半导体衬底；P型阱掺杂区，位于该η型半导体衬底中；η+型掺杂区，位于该ρ型阱掺杂区的表面处；第一沟槽，穿过该η+型掺杂区和该ρ型阱掺杂区向下延伸到该η型半导体衬底中，且具有形成在其中的栅极结构；第二沟槽，位于该P型阱掺杂区旁边，并具有形成在其中的沟槽隔离结构以阻挡该P型阱掺杂区的一部分的横向扩散；正极金属层，位于相邻的两个第二沟槽之间的该η型半导体衬底上以形成金属-半导体接触面，其中该P型阱掺杂区具有经该第二沟槽下方横向扩散到所述相邻的两个第二沟槽之间的η型半导体衬底的部分区域中的突出部。在一实施例中，该沟槽隔离结构可包括形成在沟槽中的栅极结构。在一实施例中，该沟槽隔离结构可包括形成在沟槽中的绝缘材料。在一实施例中，该第二沟槽的深度浅于该第一沟槽。在一实施例中，该半导体器件还包括源极电极，形成于该η+型掺杂区中，其中该正极金属层可电连接到该源极电极。在一实施例中，该源极电极穿过该η+型掺杂区向下延伸到该ρ型阱掺杂区中，且在该源极电极的位于该P型阱掺杂区中的末端周围形成有P+区。本发明的至少一个方面还可通过提供一种形成半导体器件的方法来实现，该方法包括提供η型半导体衬底；在该η型半导体衬底中形成第一沟槽；在该第一沟槽旁边的该 η型半导体衬底中形成第二沟槽，该第二沟槽比该第一沟槽浅；在该第一沟槽中形成栅极结构；在该第二沟槽中形成沟槽隔离结构；在该第二沟槽的面向该第一沟槽的一侧进行离子注入工艺，并进行扩散工艺以形成P型阱掺杂区，该P型阱掺杂区的下表面介于该第一沟槽的下端和该第二沟槽的下端之间，该P型阱掺杂区具有经该第二沟槽下方横向扩散到相邻的第二沟槽之间的部分η型半导体衬底区域中的突出部；在该ρ型阱掺杂区的表面处形成η+源极区；在该η+源极区中形成源极电极；以及在相邻的第二沟槽之间的该η型半导体衬底上形成正极金属层。在一实施例中，该沟槽隔离结构具有与该第一沟槽中的栅极结构相同的结构，且与该第一沟槽中的栅极结构同时形成。在一实施例中，该沟槽隔离结构由绝缘材料形成。
通过参照附图描述本发明的示范实施方式，本发明的上述和/或其他特征和优点将更加明显，附图中图1是根据本发明一示范实施方式的集成沟槽型MOSFET和肖特基二极管的半导体器件的剖视图2是根据本发明一示范实施方式的集成沟槽型MOSFET和肖特基二极管的半导体器件的俯视图；图3A(1)、3A(2)、3A(3)、3B、3C、3D、3E和3F是剖视图，示出根据本发明一示范实施方式的形成集成有沟槽型MOSFET和肖特基二极管的半导体器件的方法。
具体实施例方式下面参照附图更充分地描述本发明的示范实施方式。然而，本发明可以以许多不同形式体现，不应理解为局限于这里阐述的示范实施方式。附图是示范实施方式和/或中间结构的理想化示意图。应理解，例如制造技术和/ 或容差导致的图示形状的变化是可以预期的。因此，本发明的示范实施方式不应解释为局限于这里所示区域的特定形状，而是包括例如制造导致的形状偏差。例如，示出为矩形的注入区域通常在其边缘具有圆化或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的掩埋区可导致该掩埋区和进行注入时所经过的表面之间的区域中的一些注入。因此，图中显示的区域实质上是示意性的，它们的形状不意图限定本发明的范围。还应理解，附图不是按比例绘制的。为了清晰，层和区域的尺寸可被放大。还应理解，下面用“ + ”和“_”来描述掺杂区的相对浓度，但是这并不限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限制。例如，下面描述为η+或η—的掺杂区，亦可以称为η型掺杂区。图1是剖视图，示出根据本发明一示范实施方式的集成有沟槽型MOSFET和肖特基二极管的半导体器件。图2是俯视图，示出根据本发明一示范实施方式的集成有沟槽型 MOSFET和肖特基二极管的半导体器件。在图2中，为了清楚地示出半导体器件的半导体衬底中的各个区域的分布而省略了形成在半导体衬底的表面上的部件。如图1和2所示，根据本发明一示范实施方式的半导体器件100可包括沟槽型 MOSFET 10、肖特基二极管20、以及位于它们之间的沟槽隔离结构206。半导体器件100可具有η型半导体衬底，在一示例中，η型半导体衬底例如包括η+型衬底101和形成于η+型衬底101上的η_型外延层102。η型半导体衬底(或者η_型外延层10 可具有形成在其中的P_型阱掺杂区103。n_型外延层102还可具有形成在p_型阱掺杂区103的表面处的η+ 层105。将理解，η+层105可用作沟槽型MOSFET 10的源极，η型半导体衬底可用作MOSFET 10的漏极。第一沟槽104穿过源极105和ρ_型阱掺杂区103延伸到η型半导体衬底或η_型外延层102中。第一沟槽104的内壁可覆盖有栅极绝缘层106。沟槽型MOSFET的栅极G可形成于第一沟槽104中且包括例如多晶硅。源极电极108可形成得接触源极105。在一示范实施方式中，源极电极108可形成在源极105的表面上。在又一示范实施方式中，源极电极108形成得穿过源极105并延伸到Ρ_型阱掺杂区103中。在后一情况中，优选地，在源极电极108的延伸到p—型阱掺杂区103中的末端周围形成ρ+区107，从而减小ρ_型阱掺杂区103在此处的电阻，提高器件的UIS能力。参照图1和2，肖特基二极管20位于沟槽型MOSFET 10旁边且透过沟槽隔离结构206与沟槽型MOSFET 10隔开。肖特基二极管20包括η型半导体部分201和形成在η型半导体部分201上的正极金属层202，从而形成金属-半导体接触面。η型半导体部分201可以是η型半导体衬底或者η_型外延层102的位于相邻的两个沟槽隔离结构206之间的部分。肖特基二极管20的正极金属层202可电连接到MOSFET 10的源极电极108。沟槽隔离结构206位于沟槽型MOSFET 10与肖特基二极管20之间且与二者接触。 在一实施例中，沟槽隔离结构206可包括与第一沟槽104中的栅极结构相同的栅极结构，此时，正极金属层202可以接触(如图1所示)也可以不接触(未示出)沟槽隔离结构206 中的栅极；在另一实施例中，沟槽隔离结构206可通过用绝缘材料例如二氧化硅填满沟槽来形成。在前一种情况中，沟槽隔离结构206可与第一沟槽104(包括其中的栅极结构)同时形成；在后一情况中，可以单独地形成第一沟槽104 (包括其中的栅极结构)和沟槽隔离结构206。这将在下面详细论述。在图1所示的实施例中，沟槽隔离结构206可延伸得比p_型阱掺杂区103的下表面更浅。这样，沟槽隔离结构206可阻挡p_型阱掺杂区103的部分横向扩散，从而也能以较小的P_型阱掺杂区103形成沟槽型MOSFET 10，获得紧凑的器件结构，节省管芯的使用面积。此外，在沟槽隔离结构206下方，p_型阱掺杂区103可向肖特基二极管20横向扩散，例如可扩散得超过沟槽隔离结构206的侧表面，突出到肖特基二极管20的η型半导体部分201 中，从而形成突出部1031，如图1所示。突出部1031有助于以较低的漏极电压掐断(pinch off)肖特基二极管区域，从而提高肖特基二极管20的击穿电压(breakdown voltage) 0例如，在一示例中，可以使肖特基二极管20具有与MOSFET 10相同的击穿电压。从而，本示例的半导体器件还可具有改善的性能。如图1和2所示，肖特基二极管20可插入在相邻的沟槽型MOSFET 10之间，且通过两个沟槽隔离结构206分别与两个相邻的沟槽型MOSFET 10分隔开。这样，肖特基二极管的电流路径被限制在沟槽隔离结构206之间。可以理解，肖特基二极管20可插入在整个管芯上的相邻的沟槽型M0SFET10之间，从而提高管芯的面积利用率。应理解，根据本发明一示范实施方式的半导体器件可具有上述特征和优点中的一个或者多个，而不一定是全部。图3A(1)、3A(2)、3A(3)、3B、3C、3D、3E和3F是剖视图，示出根据本发明一示范实施方式的形成集成有沟槽型MOSFET和肖特基二极管的半导体器件的方法。在下面对该示范实施方式的描述中，省略对公知的步骤、工艺、材料、掺杂剂等的描述。而且，本领域技术人员可以理解，下面描述的步骤能以不同的顺序实施，而不局限于下面阐述的示例。参照图3A(1)、3A(2)、3A(3)和!3B，提供η型半导体衬底，并在η型半导体衬底中形成第一沟槽104和第二沟槽204。η型半导体衬底可包括例如η+型半导体衬底101和形成在其上的η—型外延层102。可以有至少以下三种方法来形成第一沟槽104和第二沟槽 204 如图3Α(1)和;3Β所示，先形成第二沟槽204，然后形成比第二沟槽204更深的第一沟槽104 ；如图3AC3)和:3Β所示，先形成第一沟槽104，然后形成比第一沟槽104更浅的第二沟槽204 ；或者如图3AQ)和:3Β所示，形成多个第二沟槽204，然后通过加深部分第二沟槽 204来形成第一沟槽104。然后如图3C所示，在第一沟槽104和第二沟槽204中形成栅极绝缘层106和栅极 G。栅极绝缘层106和栅极G可同时形成在第一沟槽104和第二沟槽204中，其形成方法可包括例如先顺序形成栅极绝缘层材料和栅极材料，然后通过研磨或蚀刻工艺来去除沟槽之外的栅极绝缘层材料和栅极材料。这里示出了第二沟槽204具有与第一沟槽104中的栅极结构相同的栅极结构的实施例。如前所述，第二沟槽204亦可仅被绝缘材料填充。此时，可以遮蔽第一沟槽104而在第二沟槽204中单独填充绝缘材料例如二氧化硅。本领域技术人员可以理解，这里阐述的步骤能以其他顺序或者以其他工艺实施， 不限于这里公开的特定细节。例如，可以先形成第一沟槽104并在第一沟槽104中形成栅极结构，然后遮蔽第一沟槽104，形成第二沟槽204并在第二沟槽204中形成隔离结构。反之亦可。如图3D所示，在第二沟槽204的面向第一沟槽104的一侧进行离子注入工艺，并进行扩散工艺以形成P_型阱掺杂区103。离子注入不在相邻第二沟槽204之间的区域进行， 如图3D所示。所形成的ρ—型阱掺杂区103的深度可大于第二沟槽204的深度而小于第一沟槽104的深度。如图所示，ρ_型阱掺杂区103具有经第二沟槽204下方横向扩散到相邻第二沟槽204之间的部分η型半导体衬底区域中的突出部1031。如图3Ε所示，在ρ—型阱掺杂区103的表面处形成η+源极区105。如图3F所示，在η+源极区105中形成源极电极108，并且在相邻第二沟槽204之间的η型半导体衬底上形成肖特基二极管20的正极金属层202。正极金属层202可以接触第二沟槽204中的栅极，且可以电连接到源极电极108。在图3F中，源极电极108穿透源极105并延伸到ρ—型阱掺杂区103中。在另一示范实施例中，源极电极108亦可位于源极105的表面上(未示出)。此外，还可以在源极电极108的位于ρ_型阱掺杂区103中的末端周围形成P+区。然后，可通过后续工艺完成半导体器件的制作。尽管描述了本发明的示例实施方式，但应该理解，本发明不限于这些示例实施方式，在不脱离权利要求所限定的本发明的精神和范围内，本领域技术人员可以进行各种修改和变型。
权利要求
1.一种半导体器件，包括沟槽型的金属氧化物半导体场效应晶体管，形成于η型半导体衬底中； 集成的肖特基二极管，位于该金属氧化物半导体场效应晶体管旁边，且包括与该η型半导体衬底接触的正极金属层；以及沟槽隔离结构，位于该金属氧化物半导体场效应晶体管和该肖特基二极管之间，从而阻挡该金属氧化物半导体场效应晶体管的P型阱掺杂区的一部分朝向该肖特基二极管扩散，其中该P型阱掺杂区具有经该沟槽隔离结构下方横向扩散到该肖特基二极管的靠近该沟槽隔离结构的部分区域中的突出部。
2.一种半导体器件，集成有沟槽型的金属氧化物半导体场效应晶体管和肖特基二极管，该半导体器件包括η型半导体衬底；P型阱掺杂区，位于该η型半导体衬底中； η型掺杂区，位于该ρ型阱掺杂区的表面处；第一沟槽，穿过该η+型掺杂区和该ρ型阱掺杂区向下延伸到该η型半导体衬底中，且具有形成在其中的栅极结构；第二沟槽，位于该P型阱掺杂区旁边，并具有形成在其中的沟槽隔离结构以阻挡该P型阱掺杂区的一部分的横向扩散；正极金属层，位于相邻的两个第二沟槽之间的该η型半导体衬底上以形成金属-半导体接触面，其中该P型阱掺杂区具有经该第二沟槽下方横向扩散到所述相邻的两个第二沟槽之间的η型半导体衬底的部分区域中的突出部。
3.如权利要求1或2所述的半导体器件，其中该沟槽隔离结构包括形成在沟槽中的栅极结构。
4.如权利要求1或2所述的半导体器件，其中该沟槽隔离结构包括形成在沟槽中的绝缘材料。
5.如权利要求2所述的半导体器件，其中该第二沟槽的深度浅于该第一沟槽。
6.如权利要求2所述的半导体器件，还包括 源极电极，形成于该η+型掺杂区中， 其中该正极金属层电连接到该源极电极。
7.如权利要求6所述的半导体器件，其中该源极电极穿过该η+型掺杂区向下延伸到该 P型阱掺杂区中，且在该源极电极的位于该P型阱掺杂区中的末端周围形成有P+区。
8.一种形成半导体器件的方法，包括 提供Π型半导体衬底；在该η型半导体衬底中形成第一沟槽；在该第一沟槽旁边的该η型半导体衬底中形成第二沟槽，该第二沟槽比该第一沟槽浅；在该第一沟槽中形成栅极结构；在该第二沟槽中形成沟槽隔离结构；在该第二沟槽的面向该第一沟槽的一侧进行离子注入工艺，并进行扩散工艺以形成P 型阱掺杂区，该P型阱掺杂区的下表面介于该第一沟槽的下端和该第二沟槽的下端之间， 该P型阱掺杂区具有经该第二沟槽下方横向扩散到相邻的第二沟槽之间的部分η型半导体衬底区域中的突出部；在该P型阱掺杂区的表面处形成η+源极区； 在该η+源极区中形成源极电极；以及在相邻的第二沟槽之间的该η型半导体衬底上形成正极金属层。
9.如权利要求8所述的方法，其中该沟槽隔离结构具有与该第一沟槽中的栅极结构相同的结构，且与该第一沟槽中的栅极结构同时形成。
10.如权利要求8所述的方法，其中该沟槽隔离结构由绝缘材料形成。
全文摘要
本发明提供一种半导体器件及其制造方法。该半导体器件包括沟槽型的金属氧化物半导体场效应晶体管，形成于n型半导体衬底中；集成的肖特基二极管，位于该金属氧化物半导体场效应晶体管旁边，且包括与该n型半导体衬底接触的正极金属层；以及沟槽隔离结构，位于该金属氧化物半导体场效应晶体管和该肖特基二极管之间，从而阻挡该金属氧化物半导体场效应晶体管的p型阱掺杂区的一部分朝向该肖特基二极管扩散，其中该p型阱掺杂区具有经该沟槽隔离结构下方横向扩散到该肖特基二极管的靠近该沟槽隔离结构的部分区域中的突出部。
文档编号H01L21/762GK102456690SQ20101052699
公开日2012年5月16日 申请日期2010年10月22日 优先权日2010年10月22日
发明者张磊, 李铁生 申请人:成都芯源系统有限公司