半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
近年来，为了半导体器件的操作速度的增加，采取了减小逻辑电路部分中的接触 的高度的措施。通过日本特开专利公布No. 2007-201101(专利文献1)中描述的技术可以了 解这种技术。根据专利文献1，在逻辑电路部分中，通过在与互连同一高度的水平上形成上 电容器互连，来连接电容元件的上电极，因此，可以减小逻辑电路部分中接触(逻辑接触) 的纵横比，同时确保足够的电容元件的膜厚度，这既不需要形成所谓的板线的互连以连接 上电极所单独需要的工艺，也不需要专用的设备。而且已对用于类似地减小逻辑电路部分中的接触的高度的技术提出了各种提议 [例如，参见日本特开专利公布No. 2004-342787(专利文献2)和2008-251763 (专利文献 3)]。专利文献2描述了第一层互连形成在电容元件的中间位置，以降低接触的高度， 并且由此可以如专利文献1中所描述的那样类似地降低逻辑电路部分中的接触的高度。专利文献3描述了通过在外围电路区域中且在与要被连接到电容元件的下电极 的焊盘相同的层中提供辅助互连，可以降低逻辑电路部分中的接触的高度。

发明内容
然而，在专利文献1至3中所描述的技术中，用于连接电容元件和晶体管的互连由 具有高电阻率的钨(W)组成。为此，上述的技术有时会受到降低逻辑电路的操作速度的困 扰。根据本发明，提供了一种半导体器件，其包括半导体衬底，其上形成有晶体管；多层互连，形成在半导体衬底上，并且其中堆叠有分别由互连和绝缘膜组成的多 个互连层；以及电容元件，具有嵌入在多层互连中的下电极、电容器绝缘膜和上电极，以组成存储 元件；进一步包括形成在电容元件和晶体管之间的至少一层镶嵌结构的铜互连；互连中的一个的上表面和电容元件的下表面几乎在同一平面上对齐；以及上述至少一层铜互连形成在电容元件上。由于在电容元件和晶体管之间形成了至少一层镶嵌结构的铜互连，所以可以减小 互连电阻。因而，可以确保半导体器件的高速操作。根据本发明，可以提供一种成功地抑制其操作速度降低的半导体器件。


从下面结合附图的某些优选实施例的描述，本发明的以上和其他的目的、优点和 特征将更加明显，其中图IA至IC是示出根据本发明第一实施例的半导体器件的截面图；图 2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A 和12B是示出根据本发明的第一实施例的一个示例的半导体器件的制造步骤的截面图；图13A至13C是示出根据本发明的第一实施例的修改示例的半导体器件的截面 图；图14A至14C是示出根据本发明的第一实施例的另一修改示例的半导体器件的截 面图；图15A至15C是示出根据本发明的第二实施例的一个示例的半导体器件的截面 图；图16是示出根据本发明的第一实施例的一个示例的图2A中所示的半导体器件制 造工艺中出现的布局的平面图；图17是示出根据本发明的第一实施例的一个示例的图3A中所示的半导体器件的 制造工艺中出现的布局的平面图；图18是示出根据本发明的第一实施例的一个示例的图5A中所示的半导体器件的 制造工艺中出现的布局的平面图；图19是示出根据本发明的第一实施例的一个示例的图6A中所示的半导体器件的 制造工艺中出现的布局的平面图；图20是示出根据本发明的第一实施例的一个示例的图9A中所示的半导体器件的 制造工艺中出现的布局的平面图；图21是示出根据本发明的第一实施例的一个示例的图12A中所示的半导体器件 的制造工艺中出现的布局的平面图；图22是示出根据本发明的第三实施例的一个示例的半导体器件的布局的平面 图；图23是示出根据本发明的第三实施例的另一示例的半导体器件的布局的平面 图；图M是示出根据本发明的第三实施例的修改示例的半导体器件的布局的平面 图；图25是示出根据本发明的第四实施例的一个示例的半导体器件的布局的平面 图；图2队和^B是示出根据本发明的第三实施例的半导体器件的截面图；图27是示出根据本发明的第三实施例的一个示例的半导体器件的布局的平面 图；图28k和^B是比较性地示出根据现有技术的半导体器件的截面图；以及图^A、29B和29C是比较性地示出本发明的另一示例的截面图。
具体实施例方式现在在这里将参考说明性实施例描述本发明。本领域的技术人员将了解，使用本 发明的教导能够实现许多替代实施例，并且本发明不限制于为说明性目的而示出的实施 例。将参考

本发明的实施例。注意，在所有附图中，所有的相似组件都将给予 相似的附图标记或符号，以适当地避免重复性说明。(第一实施例)图1A、1B和IC是示出根据本发明的第一实施例的半导体器件的截面图；并且图 2A至图12B是顺序地示出图IA至IC中所示的半导体器件的制造步骤的截面图。左边的图 IA和中间的图IB是彼此正交方向上的存储器电路区域的截面图。右边的图IC是逻辑电路 区域的代表性截面图。左边的图2A、3A、4A、5A、6A、7A、8A、9A、10AU1A和12A是存储器电路 区域的代表性截面图，并且右边的图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B和12B是逻辑电 路区域的代表性截面图。图16至图21分别是图2A、图3A、图5A、图6A、图9A和图12A中 所示的半导体器件的顶视图(平面布局图)。图13A至13C和图14A至14C示出了第一实 施例的修改示例。同样在这些图中，左边的图13A和图14A、以及中间的图1 和图14B是 在彼此正交的方向上的存储器电路区域的截面图。右边的图13C和图14C是逻辑电路区域 的代表性截面图。下面将说明第一实施例的半导体器件的构造。该实施例的半导体器件是具有形成在单个半导体衬底上的存储区域和逻辑区域 的集成电路器件。更具体地，半导体器件具有存储区域和逻辑区域，其中存储区域具有存储 元件和用于控制存储元件的第一逻辑电路，逻辑区域不同于存储区域并且具有提供到其的 第二逻辑电路，两个区域都以集成的方式安装。逻辑区域可以被构造成具有高速逻辑电路， 诸如CPU(中央处理单元)的区域。如图IA至IC中所示，该实施例的半导体器件具有半导体衬底(硅衬底5)，在该 衬底上形成有晶体管(M0S晶体管9)；多层互连，其形成在硅衬底5上，并且通过堆叠多个 互连层来构造，其中该多个互连层分别由互连和绝缘膜(第三层互连35和第三层绝缘中间 层31、第四层互连45和第四层绝缘中间层41)组成；以及电容元件90，每个电容元件都具 有全部被嵌入在多层互连中的下电极(下电极膜91)、电容器绝缘膜92和上电极(上电极 膜93)以组成存储元件。至少一层镶嵌结构的铜互连(第二层互连2 形成在电容元件90 和MOS晶体管9之间，互连(第二层互连25)中的一个的上表面和电容元件90的下表面几 乎在同一平面上对齐，并且至少一层铜互连(板线互连99)形成在电容元件90上。另外，至少一层镶嵌结构的铜互连(第三层互连35和第四层互连4 可以提供在 连接到下电极的下电容器互连(第二层互连邪)和连接到上电极的上电容器互连(板线互 连99)之间。另外，如图IA和IB中所示，在提供有电容元件90的存储器电路区域中，电容元件 90被嵌入在多层互连结构中。在多层互连结构中，列解码线18与下电容器互连(第二互 连2 形成在同一层中。在该实施例中，通过在与电容元件90相同的层中，或者在与下电 容器互连相同的层中，提供行解码线17(未示出的)和列解码线18中的一个或者全部，可 以不再需要在电容元件90上使用互连，并且从而可以减少存储器电路区域中的互连层的数目。因此，存储器电路区域上的部分现在可用于逻辑电路区域的互连，或者用于连接单独 的电路区域，并且从而可以缩小芯片面积。接下来，将说明该实施例的半导体器件的制造方法。

图2A和图2B示出了通过形成集成电路的标准方法制造的并且具有在形成MOS晶 体管9和第二层互连25之后得到的结构的板。形成在硅衬底5上的MOS晶体管9的栅极绝缘膜是高k栅极绝缘膜，并且通常可 以通过诸如SiON的硅氧氮化物或者铪氧氮化物构造。这里可用于组成栅电极8的材料包 括多晶硅，Ni、Co、Ti或Pt的金属硅化物，或者它们的堆叠物。此外替代地，栅电极8可以 是部分含有Ti、Ta、Al或这些元素的导电氮化物的金属栅电极。特别地，采用金属栅电极有 利方面在于，不仅可以增加逻辑区域中的晶体管的操作电流，而且由于栅电极8构造DRAM 部分的字线而可以减小字线的电阻率，结果通过使其与具有嵌入在多层互连中的电容元件 90的eDRAM结构结合可以实现更高的操作速度。在图2A和2B中，附图标记1代表接触形成绝缘中间层，2代表蚀刻停止膜，3代表 接触部分中的阻挡金属膜，4代表接触塞，5代表硅(Si)衬底，6代表元件隔离STI (浅沟槽 隔离)，7代表杂质扩散层，并且8代表栅电极。附图标记11代表第一层绝缘中间层，13代 表第一层互连阻挡金属膜，15代表第一层互连，20代表第一层互连帽盖膜，21代表第二层 绝缘中间层，23代表第二层互连阻挡金属膜，并且25代表第二层互连。位线19是存储器电 路部分中的位线，与第一层互连15同时形成。注意，这里的位线19与第一层互连15形成在同一层中。在该实施例中，与专利文 献2(日本特开专利公布No. 2004-342787)等描述的情形不同，不存在单独为位线提供的互 连层。因而，多层互连结构可以充分利用有限数目的层。该实施例中的晶体管(M0S晶体管9)可以通过形成在硅衬底5的表面部分中的第 一杂质扩散层(杂质扩散层7)、形成在硅衬底5的表面部分中的第二杂质扩散层(杂质扩 散层7)、提供在第一杂质扩散层(杂质扩散层7)和第二杂质扩散层(杂质扩散层7)之间 的区域中的硅衬底5上的栅极绝缘膜、以及提供在栅极绝缘膜上的栅电极8来构造。在该 构造中，第一杂质扩散层和第二杂质扩散层中的任一个可以当作源极杂质扩散层，并且另 一个当作漏极杂质扩散层。图2A和2B中所示的接触形成绝缘中间层1由氧化硅膜组成，接触塞4由钨组成， 并且接触部分3中的阻挡金属膜由氮化钛/钛堆叠膜组成。第一层绝缘中间层11和第二 层绝缘中间层21由低k绝缘膜组成，具体地是SiOCH膜，并且更具体地是MPS (分子细孔) 膜。M. Ueki在IEEE IEDM中第973-976页(2007)中的详述了 MPS膜。第一层互连阻挡金 属膜13由钽/氮化钽堆叠膜组成，并且第一层互连15由铜组成。第一层互连帽盖膜20和 第二层互连帽盖膜30由SCC(硅石无定形碳复合物)膜组成。与MPS膜类似地，Μ. Ueki也 在IEEE IEDM中第973-976页(2007)详述了 SCC膜。SCC膜的特征在于它的针对铜扩散 的阻挡性质，尽管它是一种SiOCH膜。其特征还在于它的机械强度为20Gpa左右，而其介电 常数为3. 1左右。由于该膜以允许表面反应剧烈进行的模式形成，所以该膜确保了优异的 阶梯覆盖范围。这些膜的特征在于与通常所知的SiOCH膜的碳含量相比，它们的碳含量更 大。SCC膜的碳含量大约为SiOCH膜的碳含量的两倍，并且MPS膜的碳含量大约为SiOCH膜 的碳含量的四倍。这些膜的氧含量与通常所知的SiOCH膜相比来说较小，其中SCC膜具有大约3/4的值，并且MPS膜具有大约1/2的值。MPS和SCC膜之间的成分的差异是形成用于 电容元件的开口的关键。现在，将简要介绍形成第二层互连25的技术。在形成第一层互连15之后，形成由SCC膜组成的第一层互连帽盖膜20，然后形成MPS膜作为第二层绝缘中间层21。接着形成 氧化硅膜(未示出)作为用于随后工艺的掩模。然后通过基于光刻和干蚀刻的所谓的双镶 嵌工艺形成允许其中形成第二层互连的开口(未示出)。这里开口的一部分包括允许其中 与第一层互连15的电连接的通孔。第二层互连阻挡金属膜23通过溅射沉积在开口中，之 后沉积在镀铜中用作籽晶层的铜。然后通过镀用铜填满开口。该实施例中的铜互连是含铜 或者主要由铜组成或者仅由铜组成的互连。从高速操作的观点，铜互连优选是主要由铜组 成的互连，并且更优选是仅由铜组成的互连。组成铜互连的铜可以包含诸如铝、银等的金属 添加剂。然后通常通过CMP移除第二层互连阻挡金属膜23和铜的多余部分，以使它们留在 开口中以形成第二层互连，从而形成第二层互连25。氧化硅膜在该工艺期间被移除，并且因 此没有留在第二层绝缘中间层21上。其后，形成与第一层类似地由SCC膜组成的第二层互 连帽盖膜30。虽然该实施例中绝缘中间层和帽盖膜中的每个都由单层绝缘膜组成，但替代地可 以由具有多种绝缘膜的堆叠结构组成。例如，绝缘中间层可以由具有MPS膜与其它SiOCH膜 组合的堆叠结构组成，并且帽盖膜可以由SiC膜和SiCN膜的堆叠结构组成。注意图16示 出在形成第二层互连帽盖膜30之前的平面布局图。如图16中所看到的，列解码线18、第二 层绝缘中间层21和第二层互连25提供在同一层中。如图3A和3B中所示，进一步形成第三层互连35。形成方法与形成第二层互连25 的方法相同。由于存储器电路区域将具有后来在其中形成的电容元件90，因此第三层互连 35仅形成在逻辑电路区域中。注意图17示出了在形成第三层互连帽盖膜40之前的平面布 局图。如图17中所看到的，第三层绝缘中间层31和第三层互连35被提供在同一层中。接下来，如图4A和4B所示，在沉积第三层互连帽盖膜40之后，形成硬掩模形成绝 缘膜94。通过光刻进一步形成用于柱体形成工艺的抗蚀剂膜95。这里通过利用氧化硅膜 构造的硬掩模形成绝缘膜94可以替代地通过利用其他绝缘膜的堆叠结构来构造。又替代 地，可以采用多层抗蚀剂结构，该结构通常具有在与抗蚀剂膜的界面处提供的抗反射膜。接下来，如图5A和图5B中所示，形成电容元件中的开口 98。在该工艺中，没有蚀 刻第二层互连帽盖膜30，以避免第二层互连25的氧化。注意图18示出了对应于图5A的 平面布局图，其中，除了用于允许在其中形成电容元件的用于形成电容元件的开口 98处之 夕卜，用于柱体形成工艺的抗蚀剂膜95形成在整个表面上，在该开口 98中暴露第二层互连帽 盖膜30。通过像该实施例中一样使电容元件90形成为平面图中的四边形形状，可以利于校 正的光学邻近效应下的曝光和诸如干蚀刻的图案化工艺。由于光学邻近效应的校正特别是 在32nm、28nm或进一步缩短的技术时代中更加复杂，因此从增加每单位面积的位密度或者 获得所设计的几何形状的观点来看，形成为简单四边形形状或直线形状的单个元件图案是 非常有效的。用于形成电容元件的开口 98是通过干蚀刻绝缘中间层(第三层绝缘中间层31) 形成的，其中在该实施例中，MPS膜和SCC膜分别用于绝缘中间层和帽盖膜，同时与SiOCH膜 堆叠。由于这两种膜的碳含量彼此很不相同，所以通过适当地选择干蚀刻的条件，容易控制MPS/SCC蚀刻速率的比率，即，所谓的蚀刻选择性。因此，通过增加MPS/SCC选择性，该蚀刻 可以停止在柱形开口(用于形成电容元件的开口 98)的底部上。换句话说，可以蚀刻绝缘 中间层(第三层绝缘中间层31)，同时相对减小了帽盖膜(第二层互连帽盖膜30)的蚀刻速 率。通过采用允许处理中的高可控性的结构，可以以几何学希望的方式获得用于形成电容 元件的开口。现在假设帽盖绝缘膜和低k SiOCH膜的碳/硅比率分别为[帽盖绝缘膜(C/ Si)]和[低k SiOCH膜(C/Si)]，可以保持[帽盖绝缘膜(C/Si)]/[低k SiOCH膜(C/Si) <2]的关系。 绝缘膜(绝缘中间层，其通常是第三层绝缘中间层31)可以替代地由具有包含硅 (Si)、氧(0)和碳(C)的低k SiOCH膜和互连上的帽盖绝缘膜的堆叠结构组成，并且氧化 硅膜可以部分地提供在除了用于形成电容元件90的开口之外的区域中电容器绝缘膜的下 面。部分地提供在除了用于形成电容元件90的开口之外的区域中的电容器绝缘膜的下面 的氧化硅膜可以在形成电容元件的工艺中保护留在逻辑电路部分中氧化硅膜下方的帽盖 膜以及进一步留在下方的铜互连和绝缘中间层。提供氧化硅膜有助于防止逻辑电路部分中 铜互连的电阻率升高或者通常由于氧化而导致降低可靠性，并且抑制逻辑电路部分的性能 降低和引起操作故障。然后通过灰化移除用于柱体形成工艺的抗蚀剂膜95，并且通过干蚀刻移除第二层 互连帽盖膜30 (图6a和6B)，以允许电容元件90的下电极(下电极膜91)连接到随后用作 下互连的第二层互连15。注意图19示出了对应于图6A的平面布局，其中硬掩模形成绝缘 膜94形成在除了允许在其中形成电容元件的用于形成电容元件的开口 98之外的整个表面 上，在该开口 98中暴露第二层绝缘中间层21和第二层互连25。 接下来，形成将用作电容元件90的下电极的下电极膜91，并且通过光刻形成用于 图案化下电极的抗蚀剂膜96 (未示出)。然后利用用于图案化下电极的抗蚀剂膜96作为掩 模，通过蚀刻移除下电极膜91，并且通过灰化移除用于图案化下电极的抗蚀剂膜96(图7A 和 7B)。接下来，形成电容器绝缘膜92和上电极膜93，然后通过光刻形成用于图案化上电 极的抗蚀剂膜97，其用作用于图案化的掩模。利用用于图案化上电极的抗蚀剂膜97作为 掩模来蚀刻电容器绝缘膜92和上电极膜93。由于该工艺中的蚀刻被执行到一些过度的程 度以确保工艺的面内均勻性，因此蚀刻硬掩模形成绝缘膜94的一部分(图8A)。以这种方 式，第二层互连25的上表面和电容元件90的下表面(电极膜91的下表面)几乎在同一平 面上对齐(同时允许由于制造工艺引起的变化)。由于该实施例中的下电极(下电极膜91)与下电容器互连(由铜互连组成的第二 层互连25)直接接触，所以组成下电极(下电极膜91)的材料优选设计为包含能够用作针 对铜扩散的阻挡的导电金属(阻挡金属)。对于下电极膜91具有多层结构的示例性情形， 导电金属可以形成为覆盖下电极膜91的表面。特别地，第二层互连阻挡金属膜和导电金属 可以形成为以连续的方式覆盖第二层互连25的侧壁和下电极膜91的表面。这里可采用 的导电金属的示例包括难熔金属或其氮化物，诸如钽(Ta)、氮化钽(TaN)^i (Ti)、氮化钛 (TiN)、碳氮化钨(WCN)JT (Ru)或由这些材料组成的堆叠膜。关于组成这里可采用的电容元件90的材料，可用于上电极膜93和下电极膜91的 材料包括Ti、TiN, Ta、TaN和Ru，它们可以相互堆叠。电容器绝缘膜92可以通过由氧化锆(&02)、铝酸锆(ZrAlOx)和添加诸如Tb、Er和Yb的镧系元素的氧化锆组成的膜来示例。
在上述灰化和蚀刻的工艺中，硬掩模形成绝缘膜94参与保护尤其是留在逻辑电 路部分中的硬掩模膜下方的帽盖膜以及进一步留在其下方的铜互连。尤其对于绝缘中间层 和帽盖膜对于氧等离子体具有较小的耐久性或者对于用于图案化电容膜的蚀刻工艺具有 较小的耐久性的情形，如果没有提供硬掩模膜，那么逻辑电路部分中的铜互连会升高电阻 率或由于氧化等导致降低可靠性，从而引起逻辑电路部分的性能降低或操作故障。接下来，与图案化下电极的情形类似，通过灰化移除用于图案化上电极的抗蚀剂 膜97。然后利用上电极(上电极膜93)作为掩模蚀刻硬掩模形成绝缘膜94，以暴露第三层 互连帽盖膜40(图9A)。因而，硬掩模形成绝缘膜94仅在电容膜(电容器绝缘膜92)和上 电极(上电极膜93)所在的区域中保留而未被移除。注意图20示出了对应于图9A的平面 布局，其中上电极膜93几乎形成在存储器电路区域的整个表面上，用于形成电容元件的开 口 98形成在以后将形成电容元件的区域中，并且以后将不形成电容元件的区域具有在其 上暴露的第三层互连中的帽盖膜40。具有部分保留在电容膜和上电极所位于的区域中的硬掩模形成绝缘膜94的一部 分的这种结构，对于电容元件嵌入在多层互连中的情形是非常优选的，并且多层互连的绝 缘中间层由低k膜组成，如该实施例中一样。对于通过该实施例的工艺在多层互连中形成 电容元件90的情形，硬掩模形成绝缘膜94几乎一直保留在上面描述的区域中。其后，形成第四层绝缘中间层41 (图IOA和10B)。由于第四层绝缘中间层41由于 存储器电路部分中的电容元件90而具有存储器电路部分和逻辑电路部分之间的高度水平 差，所以通过诸如CMP的技术平面化其表面。对于难以将绝缘膜填充到柱状开口中的情形， 也可以允许通过利用具有良好填充性能的绝缘中间层填满用于形成电容元件的开口 98，蚀 刻绝缘中间层以使其仅留在用于形成电容元件的开口 98中，然后可以形成第四层绝缘中 间层41。然后形成用作用于在第四层互连中形成开口(未示出)的掩模的硬掩模形成绝缘 膜44(图IlA和11B)。其后，通过与用于形成第二层互连25的过程类似的过程，形成第四 层互连45(图12B)。然后形成第五层互连55，并且形成第五层互连帽盖膜60。在该工艺 中，在存储器电路部分中，电容元件90的上电极(上电极膜93)用作针对形成互连沟槽的 停止件以限制沟槽的深度，并且同时，形成直接连接到上电极的互连(板线互连99)。通过 板线互连99，不仅电容元件90相互连接，而且可以减小电容元件90之间的电阻率。图12A 中示出为在深度方向上延伸的板线互连99可以在存储器电路区域中的平面上方实际上具 有网状几何形状(图21)。类似地形成第五层互连55，之后在上层上形成第六层互连65，以 从而完成半导体集成电路(图IA至1C)。下面将说明该实施例的操作和效果。由于在该实施例中镶嵌结构的铜互连(第二层互连25)提供在电容元件90和MOS 晶体管9之间，所以可以减小互连的电阻率。因而，可以获得高速操作性良好的半导体器 件。另外，由于与由铜互连组成的第二层互连25直接接触的下电极(下电极膜91)被 提供有能够用作针对铜扩散的阻挡的导电金属，所以可以抑制铜互连的铜扩散。因而，可以 获得连接可靠性良好的半导体器件。在该实施例中，电容元件90的厚度(高度)可以比单层互连层的厚度大。另一方面，电容元件90的厚度(高度)可以比两层互连层的总厚度小。在该实施例中，如图IA中 所示，电容元件90的高度大约是逻辑电路部分中的互连层高度的1.5倍。电容元件90的 高度通常可以设置为比互连层的高度大并且比互连层的高度的两倍小，并且更优选1. 1倍 以上且1.9倍以下。这里不需要修改逻辑电路部分的多层互连结构。特别地，通过采用穿 过互连层的这种穿透结构，可以确保电容元件90的足够水平的电容，而没有增加互连层的 高度。因而，即使电容元件90被嵌入其中，也可以抑制诸如逻辑电路部分中多层互连的电 阻率的设计参数变化。因而，通过对设计时的逻辑电路的设计参数采用与有和没有电容元 件的两种情形兼容的值，还可以以简化的方式设计具有形成在同一衬底上的电容元件的集 成电路。当在落到衬底上的垂直线的方向上看时，现在电容元件90的厚度(高度)可以被 设定为下电极膜91的下表面和上电极膜93的上表面之间的距离的最大值。另一方面，当 在落到衬底上的垂直线的方向上看时，互连层的厚度(高度)可以设定为单个互连的厚度 (高度)(例如，可以采用第三层互连35或第四层互连45作为提供在与电容元件90同一层 中的互连)。在减小互连的电阻率的观点，作为着重考虑逻辑电路部分的性能的结果，该实施 例示例了从第一层互连15开始的所有互连都由铜互连组成的情形。从减小互连的电阻率 的观点，组成至少位于其中形成有电容元件90的区域中的互连层(多层互连)的互连的材 料优选包含铜，或者主要由铜组成。更优选对所有互连层(除所谓的焊盘Al层外)采用铜 互连(由铜组成的互连)。对连接嵌入的电容元件90所需的所有互连，可以采用逻辑电路 部分中的这种多层互连。因此，与该实施例中一样，在设计具有存储器电路部分和逻辑电路 部分集成在单个半导体衬底上的所谓存储器嵌入式LSI的逻辑电路部分的工艺中，现在能 够使用与用于设计没有嵌入其中的存储器电路部分的通常逻辑LSI的参数相同的参数。因 此，不再需要通过专用的工艺设计具有嵌入在其中的存储器电路部分的LSI的逻辑电路部 分。在该实施例中，至少一层镶嵌结构的铜互连(第三互连35)提供在连接到下电极 (下电极膜91)的下电容器互连(第二层互连25)和连接到上电极(上电极膜93)的上电 容器互连(板线互连99)之间。因此，可以减小互连的电阻率，并且由此可以获得高速可操 作性良好的半导体器件。由于存储器电路部分中的电容元件90被嵌入在多层互连结构中，所以与传统情 形相比，从逻辑电路部分中的MOS晶体管9的杂质扩散层7到第一互连层15的距离可以减 小到很大的程度。因而，可以简化半导体器件的形成。同时，通过减小沿着从杂质扩散层7 到第一互连层15的路线的电阻，可以减小晶体管的寄生电阻率，并且从而可以确保高速操作。而且，由于现在能 够对存储电路部分和逻辑电路部分共同采用特征为低电阻率和 低寄生电容的低k/Cu互连，所以即使其中形成有电容元件的存储器电路部分与逻辑电路 部分集成在一起，也可以完全防止逻辑电路部分的性能降低。虽然上文中描述的该实施例中的绝缘中间层和帽盖膜分别由MPS膜和SCC膜组 成，但是该绝缘中间层可以替代地采用诸如在商品名称为Black Diamond的SiOCH膜，并且 帽盖膜可以采用SiCN膜，如图13A至13C中所示。在该情况下，由于两种膜的组成对于存在或不存在氮情况而不同，所以需要适当地选择形成用于形成电容元件的开口时的工艺条 件。替代地，如图14中所示，存储器电路区域中的板线互连99可以具有垫状几何形状，正如超宽互连一样，而不是薄线几何形状。又替代地，还可以采用在某些地方具有狭缝 的缝宽互连几何形状。接下来，与现有技术对比地，将进一步说明该实施例的效果。如上文已描述的，从可靠性的观点，现有技术文献中描述的技术对电容元件和晶 体管之间的互连采用高电阻率的钨(W)，结果有时会导致逻辑电路的操作速度降低。尤其对 于专利文献3中描述的示例性情形，其上连接电容元件的下电极的第一层互连仅由铜互连 组成的情况下，铜会通过下电极扩散到电容器绝缘膜中，从而降低电容元件的特性。相反地，根据该实施例，镶嵌结构的铜互连(第二层互连25)被提供在电容元件90 和MOS晶体管9之间，并且与由铜互连组成的第二层互连25直接接触的下电极(下电极膜 1)被提供有能够用作针对铜扩散的阻挡的导电金属。利用该结构，抑制了电容元件的特性 降低。因而，可以获得高速可操作性和连接的可靠性都良好的半导体器件。在近来的电子工业中的制造集成电路的技术领域中，对更大集成度和更快操作速 度的需求逐渐增长。然而，集成的发展增加了电路的大小，并且增加了设计的难度。所谓的 混合电路，其指的是逻辑电路和存储器电路安装在单个半导体衬底上的集成电路，其特征 不仅在于简单地利用布置在同一衬底上的逻辑电路和存储器电路的紧密邻近来增加集成 度，而且在于利用电路之间的缩短的互连提高了操作速度。然而，由于为了存储数据而由存储电路自身拥有的电容元件，在同一半导体衬底 上布置具有电容元件的存储器电路和逻辑电路会产生采用形成通常的逻辑电路所不需要 的结构的另外的需求。例如，关于沟槽型电容元件，曾经报道的已知技术是例如在半导体衬 底中使沟槽形成为几微米或以上，其中制造工艺的难度急剧增加，这不仅是由于随着元件 小型化而发展的沟槽直径的减小，而且是由于确保所需级别的电容的需求。另一方面，堆叠型电容元件采用诸如鳍型或柱型的堆叠结构，以满足所希望级别 的电容。在具有形成在位线上的电容元件的所谓的COB(位线上电容器)结构中，需要增加 电容元件的高度以确保足够级别的电容。然而，堆叠结构的高度的增加，指的是电容元件的下部与电容元件的上部中的互 连隔开。因此这也增加了从第一互连层到杂质扩散层的逻辑电路部分中的接触的高度，所 以制造工艺会增加难度，并且由于其中形成有电容元件的层的电阻或寄生电阻的增加，半 导体器件的操作速度会降低。此外，如上文所描述的，需要考虑寄生电阻并且与电容元件的形成相关地设计逻 辑电路以使其与存储器电路集成在同一半导体衬底上。这指的是，即使将被设计的逻辑电 路是相同的，也需要根据在同一半导体衬底上是否存在电容元件、尤其是根据互连电阻和 寄生电阻的差异来修改设计参数。更具体地，甚至同一逻辑电路也必须被重新设计，仅因为 它与电容元件同时形成。在某些情况下，甚至预期，由于与电容元件集成导致电路的操作速 度会降低，或者由于减小了操作余裕导致电路将不再是可操作的。(1)如上文中所描述的，根据专利文献1 (日本特开专利公布No. 2007-201101)中 描述的技术，可以减小接触的高度，但该设计需要专用于电容元件的参数，其与其中所有互连层由低电阻率的铜组成的通常的逻辑电路的设计参数不兼容。更详细地，根据专利文献 1中描述的技术，电容元件的下表面位于下电容器互连的上表面上，因此从电容元件的下电 极到杂质扩散层的连接的高度比下电容器互连的厚度大。另外，其中形成有电容元件的互 连层的结构与通常的逻辑电路的互连结构不同，特征在于，其中形成有电容元件的层具有 更大的逻辑接触的高度以及更大的电阻率。因而，不可避免地需要使用专用于电容元件的 逻辑电路的设计参数。注意，根据专利文献1中描述的技术，逻辑电路部分中的接触的高度的减小的范 围是有限的，其与单层互连的高度相当。

(2)即使在专利文献2(日本特开专利公布No. 2004-342787)中描述的结构的情况 下，如果逻辑电路被设计为与存储器电路集成，那么必须使用逻辑电路的专用参数。更详细 地，甚至在专利文献2中描述的技术的情况下，逻辑电路部分的结构取决于电容元件的结 构，其不同于没有电容元件的结构。与专利文献1中描述的类似地，电容元件的下表面位于 由W组成的下电容器互连的上表面之上，所以从电容元件的下电极到杂质扩散层的连接的 高度比下电容器互连的厚度大。因而，不可避免地需要使用专用于电容元件的逻辑电路的 设计参数。另外，由于存储器电路部分中不是所有的互连都由铜互连组成，所以逻辑电路部 分中也不是所有的多层互连都由铜互连组成。因此，不可避免地导致接触形成的难度的增 加和接触电阻的增加，正如专利文献1中描述的那样。此外，目前技术发展水平的逻辑电路 的多层互连，至少在位于其下部中的窄节距局部互连中，采用诸如SiOCH膜的低k绝缘中间 层。然而，低k绝缘中间层(低k膜)仅具有有限级别的热耐受性，并且因此不能与通常在 高温通过CVD生长的W互连结合。为此，不能利用低k/Cu互连结构来构造逻辑电路部分中 多层互连的所有层。因而，这样的逻辑电路部分不可避免地需要专用设计参数，其与用于设 计具有由低k/Cu结构构造的所有互连层的通常的逻辑电路的参数不兼容。(3)而且在专利文献3 (日本特开专利公布No. 2008-251763)中描述的技术的情 况下，专用于电容元件的逻辑电路的设计参数是必需的。更详细地，根据该文献，电容元件 的下电极在第一层互连的正上方连接。然而，没有考虑同一半导体衬底上形成存储器电路 和现有技术的逻辑电路。因此，对于电容元件留在同一半导体衬底上的示例情形，将需要修 改设计参数，因为预期逻辑电路的操作速度会由于由电容元件的高度引起的互连电阻而降 低，或者电路将由于窄的操作余裕而不再是可工作的。另外，当存储电路与现有技术的逻辑电路集成时，在设计的基础上，使用低电阻率 铜互连用于多层互连是必要的。使用含钨的互连用于逻辑电路中的互连，如专利文献3中 描述的，也会导致逻辑电路的操作速度降低或者窄的操作余裕，并且不可避免地需要修改 设计参数。与上文描述的现有技术(1)至(3)相反地，在该实施例的半导体集成电路装置中， 具有形成在同一半导体衬底上的逻辑电路部分和提供有电容元件的存储器电路部分，电容 元件被嵌入在绝缘中间层中，该绝缘中间层电气地隔离形成在逻辑电路部分中的尤其是在 至少多个互连层上延伸的区域中的多层互连，以从而利用逻辑电路部分的多层互连构造连 接电容元件所需要的所有互连。通过该结构，逻辑电路部分的设计参数可以与没有存储器 电路部分的半导体集成电路装置的设计参数完全匹配。另外，通过将晶体管的杂质扩散层和第一互连层之间的距离较大地减小，通过有利于该结构的形成，并且同时通过减小电阻 率，可以提供特征为小寄生电阻的晶体管和高速可操作性的半导体器件。还能够提供绝缘 中间层结构，其适当地允许在电气地隔离形成在逻辑电路部分中的尤其是在至少多个互连 层上延伸的区域中的多层互连的绝缘中间层中形成电容元件。从我们针对实现上述构造的深入研究中，本发明人发现，对于具有形成在同一半 导体衬底上的逻辑电路部分和提供有电容元件的存储器电路部分的半导体集成电路装置 非常有效的是确保用于设计互连的参数与用于仅由逻辑电路部分组成的半导体集成电路 装置的参数完全兼容，并且将电容元件嵌入在电气地隔离形成在逻辑电路部分中的尤其是 在单个或少于两个互连层上延伸的区域中的多层互连的绝缘中间层中，以利用逻辑电路部 分的多层互连来构造连接电容元件所需要的所有互连。 根据专利文献2中的实施例1或实施例3，由氧化硅膜组成的绝缘膜形成在由铜膜 组成的上电极和上层互连的正上方。然而，由于氧化硅膜对于铜的扩散不具有耐久性，所以 专利文献2中描述的结构允许铜(Cu)扩散到绝缘膜中，足以降低绝缘膜的可靠性。另外， 由于主要基于源气体的氧化形成氧化硅膜，所以在暴露Cu的互连表面上方进行的氧化硅 膜的形成，会导致Cu的氧化，并且因而导致互连电阻的增加，降低与由此生长的氧化硅膜 的粘附性，并且降低与其相关的可靠性。如从上文可以了解的，尽管专利文献2公开了不需 要蚀刻停止膜的优点，但是专利文献2中描述的结构相反地被认为在可靠性降低方面是不 利的。相反地，在该实施例中，帽盖膜由对铜扩散具有耐久性的SCC膜组成。借助于该构 造，可以提供成功地抑制包含在组成上电极和上层互连的铜膜中的铜扩散的以及因此是高 度可靠的半导体器件。根据上文中描述的现有技术，如图28A和28B中所示，由于加上型(add-on-type) 存储器电路部分101被构造为具有“加”在电容元件90上的多层互连部分103，所以加上 型逻辑电路部分102需要采用互连部分(升高的互连部分104)用于升高对应于电容元件 90的高度的多层互连部分103。然而，升高的互连部分104不仅由于它的大纵横比而难以 形成，而且电阻率也高。因此，这不仅使得具有升高的互连部分104的加上型逻辑电路部分 102的设计参数大大偏离没有升高的互连部分的逻辑电路部分的设计参数，而且会降低加 上型逻辑电路部分102的性能。可以预计，升高的互连部分104的形成随着器件的进一步 小型化而将更困难。相反地，在该实施例中，如图29A至29C中所示，由于存储器电路部分和逻辑电路 部分被构造成提供内置型存储器电路部分105、内置型逻辑电路部分106和内置型存储器 电路部分107，其全都具有嵌入在多层互连结构中的电容元件90，所以内置型逻辑电路部 分106的设计参数将没有由于存在电容元件90而改变。即使内置型存储器电路部分105 共存在在同一半导体衬底上，由于如上所述，逻辑电路部分中的多层互连的结构和材料完 全保持不变，所以也可以采用与用于仅具有逻辑电路部分的情形的设计参数完全兼容的设 计参数。换句话说，由逻辑电路部分和具有电容元件的存储器电路部分组成的该实施例的 混合电路芯片能够显示出高速存储功能，同时保持逻辑操作性能完全等效于仅具有逻辑电 路部分的一般逻辑电路芯片的逻辑操作性能。(第二实施例)
图15A至15C是示出第二实施例的半导体器件的截面图。在这些图中，左边的图15A和中间的图15B是在彼此正交的方向上截取的存储器 电路区域的截面图。右边的图15C是逻辑电路区域的代表性截面图。在第二实施例的半导体器件中，在电容元件90的下面至少形成两层镶嵌结构的 铜互连(第一层互连15和第二层互连25)作为互连层(第一互连层和第二互连层)。由此 除了第一实施例的结构之外，通过采用铜构成接触塞4，并进一步形成第一层互连15和双 镶嵌结构(双镶嵌接触结构)，可以进一步减小沿着从杂质扩散层7到第一互连层15的线 路的电阻。虽然这里如图2A和2B所示，接触形成绝缘中间层1可以由氧化硅膜构成，但该实 施例采用MPS，与第一层互连层类似。替代地，对于接触形成绝缘中间层1，可以采用与第一 互连层不同的其它种类的低kSiOCH膜。还替代地，可以采用不同种类的低k SiOCH膜的堆 叠结构。例如，接触形成绝缘中间层1优选利用诸如上述SCC膜的具有针对Cu扩散的阻挡 性能的膜构成。该堆叠结构优选用于最下层，即，蚀刻停止膜的正上方。特别地，通过等离子体聚合形成的SCC膜示出了比利用通常的等离子体CVD形成 的绝缘中间层所示出的阶梯覆盖更好的阶梯覆盖，并且因此表现出对于由于存储栅极导致 的表面不规则性的良好的填充性能，诸如对于半导体衬底(硅衬底5)上形成的蚀刻停止 膜。

另外，在该实施例中，还采用铜作为构成接触塞4的材料。通过采用铜用于包括接 触塞4 (但是不包括所谓的焊盘Al层)的包括塞和通孔的所有互连金属，该实施例成功地 减小了电阻率，足以使自身成为一个非常优选的实施例。由于在该实施例的结构中接触塞4的接触阻挡3还用作第一层互连15的第一层 互连阻挡金属膜13，并且如上所述通过双镶嵌工艺形成，所以其优选地为针对铜扩散具有 很强耐久性并且具有低电阻率的阻挡膜。在可用于阻挡金属的上述金属膜当中，优选示例 包括氮化钽、钽/氮化钽的堆叠结构和钌/钛的堆叠结构。(第三实施例)图22和图23是示出第三实施例的半导体器件的平面布局。在该实施例中，用在 平面图(器件的顶视图)中都形成为四边形(正方形或矩形)几何形状的用作字线的栅电 极、用作位线的互连层、杂质扩散层和电容元件构造半导体器件的嵌入式DRAM区(其指其 中集成有存储区域和逻辑区域的单个芯片中的存储区域)。每个图示出了第三实施例中的存储器电路区域的代表性结构。注意在下面为了说 明的简单起见，没有示出互连的一部分，特别是包括板线117的部分。在第三实施例的半导体器件中，提供在电容元件90下面的两层铜互连包含存储 元件的位线和列解码互连。用作字线的栅电极8和列解码线18彼此正交。位线19形成为直线形状，与列(Y) 解码线18平行。在平面图(图22或图23)中，每个柱形电容元件90都具有四边形几何形 状。在该实施例中，每隔三条位线19布置一条列解码线18。位线19和列解码线18的数量 比可替代地为4 1、5 1或更大。在该实施例中，通过将位线19形成为在平面图中为线 性(四边形)几何形状，并且进一步将柱形电容元件90也形成为在平面图中为四边形几何 形状，可以有利于诸如曝光或图案化的制造工艺。
图24是示出根据第三实施例的修改示例的平面布局的图。在第三实施例的修改示例中，用作字线的栅电极、用作位线的互连层和半导体器 件的嵌入式DRAM区域中的电容元件都形成为在平面图中为四边形(正方形或矩形)几何 形状，并且杂质扩散层具有从位线19的延伸方向倾斜并延伸的变形的六边形几何形状(图 24)。在第三实施例的修改示例中，提供在电容元件90下面的两层铜互连包含存储器 元件的位线和用于跨接字线的互连(换句话说，字跨接互连)。如图24所示，用作用于减小 字线的电阻的所谓的字跨接互连的第五层互连55和用于与字线建立接触的字线接触121 被提供在存储器电路区域的外围。在图22和图23中以平面图仅示出其平面结构的每个字线接触121在逻辑电路区 域中实际上通过由第五层互连55至第一层互连15构成的堆叠通孔，并进一步通过接触塞 4，连接到栅电极8，如图24所示。每隔预定数目的位线形成每个字线接触121。例如，都每 隔16条、256条、512条或更多条的位线在存储器电路区域的外围形成每个字线接触121。图27是示出对应第一实施例中描述的图IA的图26A中的截面图和图22中示出 的该实施例中的平面布局之间的关系的图。右边的图26B示出了沿着图27中的线Y-Y'截 取的内置型存储器电路部分107的结构。为了简化说明，图27仅示出了图26A的组成的一 部分。在第三实施例的半导体器件结构中，在嵌入式DRAM区域中的多层互连当中的至 少两层铜互连形成在电容元件90下面的互连层中。形成在电容元件90下面的互连层中的 两层铜互连可以构造成位线19和列(Y)解码线18。替代地，形成在电容元件90下面的互 连层中的两层铜互连可以构造为位线19和字跨接互连。还替代地，形成在电容元件90下 面的互连层中的两层铜互连可以构造为存储元件的列(Y)解码线18和字跨接互连。从而，通过在电容元件90的下电极的下表面和半导体器件(M0S晶体管9)之间形 成至少两个或更多铜互连，这些互连中之一的上表面与电容元件的下表面在同一平面内对 齐，由此可以减少构成存储器电路部分中的多层互连结构所需要的层数，可以在很大程度 上减少其高度，并且有利于其形成。(第四实施例)图25是示出第四实施例的半导体器件的嵌入式DRAM区的平面设计图。 在第四实施例的半导体器件中，用作字线的栅电极在平面图中形成为四边形(正 方形或矩形)几何形状，杂质扩散层和电容元件形成为从位线19的延伸方向倾斜并延伸的 变形的六边形几何形状，并且每个相邻的字线之间的位线19被连接同时在位线19的宽度 方向上略微偏移(交错)。图25示出了第四实施例中的存储器电路区域中的元件的代表性结构。注意，为了 下面说明简单，没有示出互连的一部分，特别是包括板线117的部分。与图22或图23示出的布局相比，图25示出了具有从位线19倾斜的杂质扩散层7 的示例性平面布局，从而使它们形成为接近平行四边形的变形的六边形几何形状。在该实 施例中，通过将杂质扩散层7形成为变形的六边形几何形状，可以增加每单位面积的位的 数目。然而，将这种倾斜几何形状引入布局图案会使诸如曝光的制造工艺更复杂。在该实施例中，用作字线的栅电极8和列解码线18彼此正交。位线19与列(Y)解码线18平行地形成，但是部分地在倾斜方向上以围绕电容器接触119和位线接触118。注意，在图25中没有示出这样的倾斜部分，因为它们藏在第五层互连55的下方。虽然在该实 施例中每三个位线3布置一条列解码线，但是位线和列解码线的数量比可替代地为4 1 或5 1，或者更大。通过使杂质扩散层7相对于位线19倾斜以使它们形成为接近平行四边形的变形 六边形形状，并且通过使柱形电容元件90也形成为在平面图中为变形六边形结构，可以增 加每单位面积的位的数量。图25示出了下述布局，其包括提供在存储器电路区域的外围中 的用作用于减小字线电阻的所谓字跨接互连的第五层互连55以及用于与字线建立接触的 字线接触121。图25仅使出了平面图中的字线接触121的平面结构。正如第三实施例的 逻辑电路区域一样，每个字线接触121通过由第五层互连55到第一层互连15构造的堆叠 通孔以及进一步通过接触塞4实际连接到栅电极8。每预定数量的位线形成每个字线接触 121，并且每个字线接触121 —般可以每隔16条、256条、512条或更多条位线形成在存储器 电路区域的外围中。已参考附图描述了本发明的实施例，其仅用于说明的目的，同时允许采用除了上 文描述之外的任何其它的各种构造。现在，将说明该专利说明书中使用的术语。绝缘膜指的是用于电气地隔离互连材料的膜(绝缘中间层)。低k绝缘膜指的是 由介电常数小于氧化硅膜的介电常数(介电常数=4. 5)的材料组成的膜，用于减小连接半 导体元件的多层互连之间的电容。特别地，用于组成多孔绝缘膜的材料的示例可以包括通 过使氧化硅膜转换成多孔膜以由此减小介电常数所获得的多孔硅石材料、HSQ(氢硅倍半氧 烷)膜、以及通过使SiOCH或SiOC (诸如Black Diamond , Aurora )转换成多孔膜以由此 减小介电常数所获得的材料。希望进一步减小这些膜的介电常数。在该实施例中，用于组成金属互连和接触塞的材料主要由Cu组成。为了提高金属 互连的可靠性，由Cu组成的部件可以包含除了 Cu之外的金属元素，或者可以具有形成在其 顶表面或侧面上的除了 Cu之外的金属元素。在一些实施例中，用于连接形成在硅衬底上的 MOSFET和第一层互连的接触塞主要由钨(W)组成。在该情况下，对用于形成在硅衬底上的 MOSFET和第一层互连之间的电气隔离的金属前介质(PMD)可采用具有良好耐热性的氧化 硅膜。阻挡金属膜是针对铜扩散具有阻挡性能的导电膜，并且被提供为覆盖互连的侧面 和底表面，目的是防止组成互连或接触塞的金属元素扩散到绝缘中间层或下层中。对于互 连主要由Cu组成的示例性情形，阻挡金属可以由难熔金属或其氮化物组成，诸如钽(Ta)、 氮化钽(TaN)Ji (Ti)、氮化钛(TiN)、碳氮化钨(WCN)JT (Ru)和这些材料的堆叠膜。对于 用于主要由钨组成的接触塞的阻挡金属也可以采用上述金属膜。镶嵌结构的互连指的是通过将金属互连材料填充到预先形成在绝缘中间层中的 沟槽中，然后通常通过CMP移除存在于沟槽外部的金属的多余部分，而形成的嵌入互连。对 于镶嵌结构的互连由Cu构造的示例性情形，通常采用的互连结构是诸如用阻挡金属覆盖 Cu互连的侧面和外围，以及诸如用对于铜扩散具有耐久性(Cu阻挡性能)的绝缘阻挡膜 (也称为“帽盖膜”)覆盖Cu互连的顶表面。CMP(化学机械抛光)工艺指的是通过在与旋转抛光垫接触下抛光晶圆表面，同时在晶圆表面上供给抛光浆料，从而在形成多层互连的工艺中制造的晶圆表面上平坦化不规 则性的方法。在基于镶嵌工艺形成互连的工艺中，尤其对于移除用于填满互连沟槽或通孔 的金属的多余部分以获得互连的平表面采用CMP工艺。半导体衬底指的是其上构造有半导体器件的衬底，并且不仅包括基于单晶硅衬底 的衬底，而且包括SOI (绝缘体上硅)衬底、TFT (薄膜晶体管)衬底和用于制造液晶显示器 装置的衬底。硬掩模指的是形成在绝缘中间层上方以当由于作为低k策略的结果的绝缘中间 层的机械强度或工艺耐受性减小使得认为难以使绝缘中间层直接进行等离子体蚀刻或CMP 时对其进行保护的绝缘膜。等离子体CVD指的是下述技术， 通常诸如将气态源材料连续供给保持在减压下的 反应室中，增加气态源材料的等离子体，以及基于气相反应在衬底上形成连续膜，或受激物 质的衬底上的表面反应。PVD工艺指的是下述技术，其不仅包括通常的溅射，而且包括为了提高填充性能、 提高膜质量、或提高膜的面内均勻性的高定向溅射，诸如长抛溅射、校准溅射和离子化溅 射。如果金属靶预先添加了除主要成分之外的一些金属，最多为不超过其固溶度极限的量， 则得到的膜可以是合金膜的形式。在本发明中，通常可以采用PVD工艺来形成用于形成镶 嵌结构的Cu互连的Cu籽晶层，或形成阻挡金属层。显然，本发明不限于上述实施例，其可以在不偏离本发明的精神和范围的情况下 进行修改和改变。
权利要求
1.一种半导体器件，包括 半导体衬底，其上形成有晶体管；多层互连，其形成在所述半导体衬底上，并且其中堆叠有分别由互连和绝缘膜构成的 多个互连层；电容元件，其具有下电极、电容器绝缘膜和上电极，所述下电极、电容器绝缘膜和上电 极均嵌入在所述多层互连中，以构成存储元件；至少一层的镶嵌结构的铜互连，其形成在所述电容元件和所述晶体管之间； 所述互连之一的上表面和所述电容元件的下表面几乎在同一平面上对齐；以及 至少一层的铜互连被形成在所述电容元件的上方。
2.如权利要求1所述的半导体器件，其中，所述电容元件的所述下电极包含导电金属，其能够用作针对铜扩散的阻挡。
3.如权利要求2所述的半导体器件，其中， 所述下电极与所述镶嵌结构的铜互连直接接触。
4.如权利要求1所述的半导体器件，其中，至少一层的所述互连被提供在与所述下电极相连接的下电容器互连和与所述上电极 相连接的上电容器互连之间，并且 所述互连是镶嵌结构的铜互连。
5.如权利要求1所述的半导体器件，其中，至少两层的所述镶嵌结构的铜互连形成在所述电容元件下面的所述互连层中。
6.如权利要求1所述的半导体器件，其中， 所述电容元件比所述互连层厚。
7.如权利要求1所述的半导体器件，其中，所述电容元件的厚度比两层所述互连层的总厚度小。
8.如权利要求1所述的半导体器件，其中，提供在所述电容元件下面的两层铜互连包含所述存储元件的列解码互连和位线。
9.如权利要求1所述的半导体器件，其中，提供在所述电容元件下面的两层所述铜互连包含所述存储元件的字跨接互连和位线。
10.如权利要求1所述的半导体器件，其中，提供在所述电容元件下面的两层所述铜互连包含所述存储元件的列解码线和字跨接互连。
11.如权利要求1所述的半导体器件，该半导体器件具有以集成的方式装配在其中的存储区域和逻辑区域。
12.如权利要求1所述的半导体器件，其中，至少在其内形成有所述电容元件的区域中，所述互连层中的所有所述互连主要由铜构成。
13.如权利要求1所述的半导体器件，其中，所述绝缘膜由堆叠结构构成，所述堆叠结构具有形成在所述互连的上方的帽盖绝缘膜 和含Si、0和C的低k的SiOCH膜，以及氧化硅膜部分地提供在除了用于形成所述电容元件的开口之外的区域中的所述电容器绝缘膜的下方。
14.如权利要求13所述的半导体器件，其中，假定所述帽盖绝缘膜和所述低k的SiOCH膜的碳/硅比率分别为[帽盖绝缘膜(C/ Si)]和[低k的SiOCH膜(C/Si)]，则保持[帽盖绝缘膜(C/Si)]/[低k的SiOCH膜(C/ Si)] < 2的关系。
15.如权利要求1所述的半导体器件，其中，所述晶体管具有用作字线的栅电极和杂质扩散层， 所述互连层用作位线，并且在平面图中，所述字线、所述位线、所述杂质扩散层和所述电容元件具有四边形几何形状。
16.如权利要求1所述的半导体器件，其中，所述晶体管具有用作字线的栅电极和杂质扩散层， 其中，所述互连层用作位线，在平面图中，所述字线、所述位线和所述电容元件具有四边形几何形状，并且， 所述杂质扩散层具有相对于所述位线的延伸方向倾斜并且延伸的变形六边形几何形状。
17.如权利要求1所述的半导体器件，其中，所述晶体管具有用作字线的栅电极和杂质扩散层， 其中，所述互连层用作位线，在平面图中，所述字线和所述位线具有四边形几何形状，所述杂质扩散层和所述电容元件具有相对于所述位线的延伸方向倾斜并延伸的变形 六边形几何形状，并且，所述位线在所述位线的宽度方向上延伸并且部分地交错。
18.如权利要求1所述的半导体器件，其中，所述晶体管由第一杂质扩散层、第二杂质扩散层和栅电极构成， 所述栅电极提供在所述半导体衬底的上方，同时在中间设置栅极绝缘膜，以及 所述第一杂质扩散层和所述第二杂质扩散层被提供在所述栅电极的两侧上的所述半 导体衬底的表面部分中。
19.如权利要求18所述的半导体器件，其中， 所述栅极绝缘膜是高k栅极绝缘膜。
20.如权利要求18所述的半导体器件，其中， 所述栅电极是金属栅电极。
21.如权利要求18所述的半导体器件，其中，所述第一杂质扩散层和所述第二杂质扩散层中的一个是源极杂质扩散层，而另一个是 漏极杂质扩散层。
全文摘要
本发明涉及一种半导体器件。该半导体器件具有半导体衬底，该衬底具有形成在其上的晶体管；多层互连，其形成在半导体衬底上并且其中堆叠有分别由互连和绝缘膜组成的多个互连层；以及电容元件，具有全部都被嵌入在多层互连中以组成存储元件的下电极(下电极膜)、电容器绝缘膜和上电极(上电极膜)；并且进一步包括形成在电容元件和晶体管之间的至少一层镶嵌结构的铜互连(第二层互连)；互连中之一(第二层互连)的上表面和电容元件的下表面几乎在同一平面上对齐；并且至少一层铜互连(板线互连)形成在电容元件上。
文档编号H01L23/522GK102074560SQ20101056344
公开日2011年5月25日 申请日期2010年11月25日 优先权日2009年11月25日
发明者久米一平, 川原润, 林喜宏 申请人:瑞萨电子株式会社