半导体器件的制造方法以及半导体器件的制作方法

专利名称：半导体器件的制造方法以及半导体器件的制作方法
技术领域：
本发明涉及半导体器件及其制造技术，尤其涉及当应用于通过研磨半导体器件的 背侧减小厚度的半导体器件时有效的技术。
背景技术：
作为减小半导体器件厚度的技术，存在像在半导体晶片的主面上形成集成电路之 后研磨其背侧的技术。例如，已
公开日本专利2004-253678(专利文献1)描述了半导体晶片背面的研磨， 以及之后，为要切断划线的一部分形成由聚酰亚胺树脂组成的提层图案。专利文献1描述 了在研磨半导体晶片的背面时可以防止研磨液渗入表面保护带与划线之间的间隙中。此外，例如，已
公开日本专利1993-315304(专利文献2)描述了为晶片的外围部分 均勻地形成聚酰亚胺膜。专利文献2描述了提高晶片与保护片之间的粘性，以便可以防止 水、酸等渗透到晶片表面。此外，例如，已
公开日本专利2001-274129(专利文献3)描述了在以网格状延伸的 划线的相交区(intersection)附近形成由聚酰亚胺树脂组成的提层。专利文献3描述了 在研磨背面的工艺中在晶片的外围可以不用聚酰亚胺膜来防止研磨废料透过凹部。

发明内容
半导体器件是通过对由例如单晶硅制成的半导体晶片进行成膜、光刻、蚀刻、掺杂 等形成集成电路的方法，而且，通过将半导体晶片切片，以便从一个半导体晶片中给出多个 半导体器件(半导体芯片)而制造的。最近在使安装有半导体器件的电子器件更轻、更薄、更短和更小方面的进展，以及 对于半导体器件(半导体芯片或安装有半导体芯片的半导体封装件)，各种技术都取得了 进步，使器件更薄(厚度减小)，更小(平面尺寸减小)。作为使半导体器件更薄的技术，在半导体晶片的主面侧形成集成电路，之后，研磨 其背面侧，再之后，进行切片的制造方法从从稳定地形成集成电路的观点来看必要的保证 半导体晶片的厚度，同时减小半导体芯片的厚度的观点来看是有效的。在这种方法中，在研 磨半导体晶片背面侧的BG(背面研磨)工艺中，在将保护片粘贴在形成有集成电路的主面 侧上的状态下，在供应研磨液时进行研磨。但是，半导体晶片主面侧的表面不是均勻平面，而是具有与在主面上形成的布线 和端子相符的粗糙度。因此，出现像由研磨半导体晶片背面侧生成的研磨废料的异物与研 磨液一起从保护片与半导体晶片之间的间隙向主面侧渗透的问题。特别地，布置在形成集
7成电路的多个器件区中的每一个之间的划片区与器件区的凸出部分相比处在凹陷状态下， 导致在划片区与保护片之间出现间隙，该间隙用作伴随着研磨液的异物的渗透路线。当带 有异物的研磨液渗透到形成有集成电路的主面侧时，使器件区被污染。防止这样的污染将 是有利的。当如专利文献1到3所述，为了防止研磨液的渗透，在划片区中布置由聚酰亚胺树 脂组成的提层图案或提层时，在研磨之后，在切片工艺中通过切片刀相应地切割由聚酰亚 胺树脂组成的提层图案或提层。但是，聚酰亚胺树脂是低硬度的，因此出现了用于研磨的磨 粒在牢固粘贴在切片刀的切刀上的情况下无法被新磨粒更新，造成切片故障的新问题。此外，当使半导体芯片的平面尺寸更小时，从一个半导体晶片中获得的半导体芯 片的数量就增加。因此，其后果是，切片刀切割一个半导体晶片所行进的线的数量(切片线 的数量，划线的数量)也增加。于是，当切片刀受损的频率增大时，制造效率因像更换刀片 的工作的频率增大而降低。此外，出现在切割工作中的切片刀受损也造成切片故障的发生。本发明提供了上述半导体器件的可靠性的改善。本发明还提供了防止或抑制主面侧在研磨半导体晶片背面侧的工艺中受到污染 的技术。本发明进一步提供了能够在切割半导体晶片的工艺中抑制切片故障的技术。本发明的其它目的和特征可以从本说明书的描述部分和附图中清楚看出。以下简要说明公开在本说明书中的几个实施例中的至少一个的概况。也就是说，例如，在作为本发明一个实施例的半导体器件的制造方法中，将多个第 一绝缘层叠置在半导体晶片的划片区的一部分上。此外，形成与在器件区中形成的最上布 线层处于同一层中的金属图案。而且，形成覆盖最上布线层的第二绝缘层，以便也覆盖金属 图案的上表面。以下简要说明在本申请中公开的本发明的几个实施例中的至少一个所提供的效^ ο也就是说，例如，按照本发明的一个实施例，可以改善半导体器件的可靠性。


图1是示出本发明一个实施例的半导体器件的主面侧的平面图；图2是沿着图1中的A-A线的剖视图；图3是沿着图1中的B-B线的放大剖视图；图4是图1中的C部分的放大平面图；图5是示出显示在图1到4中的半导体芯片的制造工艺的流程的说明图；图6是示出在准备显示在图5中的半导体晶片的工艺中准备的半导体晶片的主面 侧的总体结构的平面图；图7是放大图6中的D部分获得的放大平面图；图8是进一步放大图7中的E部分获得的放大平面图；图9是图8中的F部分的放大平面图；图10是沿着图9中的G-G线的放大剖视图；图11是沿着图9中的H-H线的放大剖视图12是图8中的I部分的放大平面图；图13是沿着图12中的J-J线的放大剖视图；图14是沿着图12中的K-K线的放大剖视图；图15是沿着图12中的L-L线的放大剖视图；图16是沿着图12中的M-M线的放大剖视图；图17是沿着图8中的N-N线的放大剖视图；图18是示出将保护片粘贴在显示在图6中的半导体晶片的主面侧上的状态的剖 视图；图19是图18中的P部分的放大剖视图；图20是示出研磨显示在图18中的粘贴了保护片的半导体晶片的背面的工艺的剖 视图；图21是示出将保护片粘贴在显示在图10中的半导体晶片的主面侧的表面上，之 后将晶片倒过来的状态的放大剖视图；图22是示出用切片刀切割背面经过研磨之后的半导体晶片的状态的放大剖视 图；图23是示出显示在图22中的切片刀的结构的放大剖视图；图M是示出切割显示在图12中的平面之后获得的半导体芯片的放大平面图；图25是示出作为显示在图7中的半导体晶片的一个修改例的半导体晶片的一部 分的放大平面图；图沈是示出作为显示在图9中的半导体晶片的第一修改例的半导体晶片的一部 分的放大平面图；图27是示出作为显示在图9中的半导体晶片的第二修改例的半导体晶片的一部 分的放大平面图；图观是示出作为显示在图9中的半导体晶片的第三修改例的半导体晶片的一部 分的放大平面图；图四是示出作为显示在图9中的半导体晶片的第四修改例的半导体晶片的一部 分的放大平面图；图30是作为显示在图3中的半导体芯片的一个修改例的半导体芯片的放大剖视 图；图31是示出作为显示在图7中的半导体晶片的第一比较例的半导体晶片的放大 平面图；图32是示出将保护片粘贴在显示在图31中的半导体晶片的主面侧的表面上，之 后将晶片倒过来的状态的放大剖视图；以及图33是示出将保护片粘贴在作为显示在图21中的半导体晶片的第二比较例的半 导体晶片的主面侧的表面上，之后将晶片倒过来的状态的放大剖视图。
具体实施例方式在本申请中，为了方便起见，如果有必要，可以划分成多个段落等来描述实施例。 除了另有特别明确说明的情况之外，它们不是相互无关的和分立的，而与描述的背景无关，它们是单个例子的各个部分，一个部分的细节，或另一个实施例的一部分或整体的修改例 等。原则上，省略对相同部分的重复说明。除了另有特别明确说明的情况之外，这些实施例 中的各个元件不是不可或缺的。在这些实施例的各个图形中，相同或相似部分用相同或相 似符号或标号示出，并原则上不重复说明。在附图中，在给出更复杂状态，或与空白的差异可区分的情况下，甚至对于剖面也 可能省略阴影线等。相反，为了清楚地示出不是空白，甚至对非剖面也可能给出阴影线。(第1实施例)<半导体芯片(半导体器件)的结构>首先，将说明按照第1实施例的半导体芯片(半导体器件)的结构。图1是示出作 为第1实施例中的半导体器件的半导体芯片的主面侧的平面图。图2是沿着图1中的A-A 线的剖视图，以及图3是沿着图1中的B-B线的放大剖视图。图4是图1中的C部分的放 大平面图。图1和2是分别示出半导体芯片的总体结构的平面图和剖视图，半导体芯片的 详细结构使用分别是它们的放大图的图3和4来说明。同时，虽然图4是平面图，但给出了 阴影线，以便易于理解叠置在主面侧上的各个绝缘层、金属图案等的平面形状。显示在图1到4中的第1实施例的半导体芯片(半导体器件)1包括半导体基板 2，半导体基板2具有主面加、位于主面加的相反侧的背面2b、和处在主面加与背面2b之 间的侧面2c。半导体基板2包含例如硅，并且，对于主面加，例如，形成像晶体管和二极管 那样的多个半导体元件2e (参见图幻。半导体芯片1的主面加的平面形状是四边形，在第 1实施例中，它是边长为例如700μπι(微米)的正方形。此外，通过研磨背面2b这一侧，使 半导体芯片1的厚度变薄，在第1实施例中，该厚度是例如240μπι。在半导体芯片1上的主面加上，叠置着多个布线层5，每个布线层5包括绝缘层 (绝缘膜)3和多条布线4。在第1实施例中，如图3所示，采用三层结构，包括从主面加这 一侧开始按顺序叠置的第一布线层5a、第二布线层恥和第三布线层(最上布线层)5c。于 是，在第1实施例中，第三布线层5c构成最上布线层5。构成每个布线层5的绝缘层3包括例如像氧化硅(SiO2)那样的半导体氧化物膜。 更详细地说，构成布线层fe的第一绝缘层(绝缘膜)3a是通过将硼(B)和磷(P)加入SW2 中形成的BPSG (硼磷硅酸盐玻璃)。并且，分别构成布线层恥和5c的第二和第三绝缘层 3b和3c中的每一层都是PTEOS膜，该PTEOS膜是利用等离子CVD (化学气相沉积)装置通 过供应TEOS(正硅酸乙酯)作为反应气体形成的氧化硅(SiO2)膜。构成各个布线层5的每条布线4由含铝(Al)、铜(Cu)和硅(Si)的Al-Cu-Si制成。 而且，在布线4的表面上，形成镀膜(未示出)。在第1实施例中，例如，形成钛(Ti)膜、氮 化钛(TiN)膜、或它们的叠层膜。在第1实施例中，布线层5具有像在绝缘层3上形成多条 布线4那样的结构。布线4包括第一层的布线4a、第二层的布线4b、和第三层(最上层) 的布线(最上层布线)4c，并且，对于每个布线层5，分别形成多条布线4。在绝缘层3上形 成的布线4经由各个绝缘层3中的通路(布线)6与位于下层的布线层5和主面加上的半 导体元件2e电耦合，通路(布线)6是被形成为穿过各个绝缘层3的层间导电路径。通路 6包含例如钨丝(W)，并且，为了提高通路6的电连接特性，在各条布线4的下面侧还形成像 钛膜那样的镀膜(未示出)。同时，在多个布线层5中，布线层如和恥可以是具有所谓镶嵌结构的布线。也就 是说，它们可以具有通过在绝缘层3中形成沟槽，之后将含有作为主要成分的铜的导电膜嵌入沟槽中形成的布线结构。此外，它们可以具有具有布线层5a和通路6的组合结构的双 镶嵌结构。在布线层5中，设置在最上层的布线层5c形成的多条布线4c中的每一条与多个 焊盘(电极，端子)7结合地形成，以便与焊盘7电耦合，焊盘7是半导体芯片1的外端子。 也就是说，为显示在图3中的布线层5c分别形成显示在图1中的焊盘7，并且经由布线4 (和 通路6)将显示在图1中的焊盘7与多个半导体元件2e电耦合。至于焊盘7的平面布置， 如图1所示，它们沿着具有四边平面形状的半导体芯片1的各个边布置。在布置着焊盘7的区域的外围上，形成护圈(金属图案)8。护圈8具有防止通过 半导体芯片1的侧面2c渗透到护圈8内部的功能，并且围绕形成有焊盘7的区域连续形成。 此外，如图3所示，从最上布线层5c到主面2a地形成护圈8，以便穿过各个布线层5 (绝缘 层3)。如上所述，位于半导体基板2的主面2a上面的区域被与焊盘7隔开的布置在更外侧 部的护圈8围绕着，防止湿气渗透到内部。同时，在第1实施例中，护圈8与在主面2a上形 成的供应基准电位的半导体元件2e电耦合。在为布线层5中的最上层设置的布线层5c上，形成绝缘层9，其中绝缘层3c、布线 4c和护圈8被绝缘层9覆盖着。在第1实施例中，绝缘层9是具有叠层结构的绝缘层(绝 缘膜)，该叠层结构包括包含例如上述PTEOS膜的绝缘层9a ；和在绝缘层9a上形成并包含 例如氮化硅(SiN)的绝缘层％。在绝缘层9中，在与焊盘7重叠的位置上分别形成多个开9c，并且在开9c处使焊 盘7从绝缘层9中暴露出来。更详细地说，在绝缘层9a和9b的每一层中都形成开9c，并且 使焊盘7从叠层绝缘层9中暴露出来。半导体芯片1含有器件区la、和在平面图中围绕器件区Ia的周边布置的划片区 lb。器件区Ia是形成有包括半导体元件2e、与它电耦合的布线4等的电路的区域。在器件 区Ia内沿着具有四边平面形状的器件区Ia的外围形成护圈8，以防止形成有电路的器件区 Ia渗水。另一方面，划片区Ib是在如后所述的制造半导体芯片1的工艺中，通过将半导体 晶片划分成单独几件获得多个半导体芯片1时限定的切割部分的保留区。因此，在保留在 半导体芯片1中的划片区Ib中，不形成与器件区Ia中的电路电耦合的布线等。这里，如图3或4所示，在半导体芯片1的划片区Ib的角处，与器件区Ia内部的 情况一样地叠置多层的绝缘层3 (绝缘层3a，3b和3c)，并且在与布线4c相同的层中形成 金属图案10a。金属图案IOa的上表面(该面是位于面对绝缘层3c的表面的相反侧上的 表面)被包含绝缘层9a和9b的绝缘层9完全覆盖。在半导体芯片1的侧面2c中，金属图 案IOa从绝缘层3和9中暴露出来。也就是说，金属图案IOa的侧面IOb从绝缘层9中暴 露出来。金属图案IOa是与护圈8隔开形成的，并且不与护圈8电耦合。在第1实施例中， 在一个角处形成两个金属图案10a。图4是放大半导体芯片1的一个角获得的放大平面图， 对于显示在图1中的半导体芯片1的四个角中的每一个，都形成两个金属图案10a。这些金属图案IOa以及覆盖该图案的划片区Ib的绝缘层9在切割阻挡区(隔离 物，阻挡部分)11 (参见后面要说明的图9)之后保留下来，以便在后面将描述的制造半导体 芯片1的工艺中的研磨背表面的工艺中，防止或抑制半导体芯片1的主面2a这一侧被污 染。当说明半导体芯片1的制造方法，将详细描述阻挡区11的功能和详细结构。
在器件区Ia与划片区Ib之间的边界处，除去绝缘层9，并且将器件区Ia的绝缘层 9与划片区Ib的绝缘层9分开。换句话说，在器件区Ia的绝缘层9与划片区Ib的绝缘层 9之间形成沟槽9d，也就是说，它们是相互隔开形成的。其原因是，即使在如后所述的制造 半导体芯片1的工艺中的切片工艺中，在划片区Ib的绝缘层9中出现像裂纹那样的损害， 也可以防止该损害扩展到器件区Ia中。在划片区Ib的两个角之间的侧部中，除去多层的绝缘层3和绝缘层9的一部分， 使绝缘层3暴露出来。也就是说，如后面要详细描述的图8所示，在设置有阻挡区11的划 片区Ib的相交区之间(器件区Ia的侧部)，设置通过除去绝缘层9和绝缘层3的一部分形 成的沟槽(凹陷区，凹部)lc。在未设置阻挡区11、测试图案12或熔靶(fuse target) 13 的划片区中，设置沟槽lc。如上所述，通过除去划片区Ib中的绝缘层3和绝缘层9，在如后 所述的切片工艺中减轻了施加在切片刀上的负载，以防止或抑制切片刀受损。在第1实施 例中，采用像设置沟槽Ic以便减轻施加在切片刀上的负载那样的结构，所以，半导体晶片 的主面侧的表面不是完全平坦的。但是，如后所述，通过设置阻挡区11，在制造半导体芯片 1的工艺中的研磨背面的工艺中，防止或抑制了半导体芯片1的主面加这一侧被污染。<制造半导体芯片(半导体器件)的工艺>接着，将说明制造显示在图1到4中的半导体芯片1的工艺。第1实施例中的半 导体芯片1沿着显示在图5中的流程来制造。图5是示出显示在图1到4中的半导体芯片 的制造工艺的流程的说明图。下面利用图6到23说明各个工艺的细节。1.准备半导体晶片的工艺首先，作为显示在图5中的准备半导体晶片的工艺Si，准备显示在图6到17中的 半导体晶片20。图6是示出要在显示在图5中的准备半导体晶片的工艺中准备的半导体 晶片的主面侧的总体结构的平面图。图7是放大图6中的D部分获得的放大平面图，以及 图8是进一步放大图7中的E部分获得的放大平面图。图9是图8中的F部分的放大平面 图，以及图10和11是分别沿着图9中的G-G线和H-H线的放大剖视图。图12是图8中的 I部分的放大平面图。图13到16是分别沿着图12中的J-J线、K-K线、L-L线和M-M线的 放大剖视图。图17是沿着图8中的N-N线的放大剖视图。同时，虽然图7和8是平面图， 但将阴影线加在无效芯片区上，以便易于理解无效芯片区与有效芯片区之间的差异。此外， 虽然图9和12也是平面图，但为了易于理解要叠置在主面加这一侧上的各个绝缘层、金属 图案等的平面形状，给出了阴影线，并且通过虚线示出设置在绝缘层9下面的护圈8、金属 图案10、测试图案12和熔靶13的轮廓。用在第1实施例中的半导体晶片20具有主面加、位于主面加的相反侧上的背面 2b (参见图10)、在主面加这一侧形成的多个器件区la、和布置在器件区Ia之间的划片区 (划线)lb。如图7所示，器件区Ia布置成矩阵形状，划片区Ib被布置在这些器件区Ia中 的每一个之间。于是，划片区Ib具有平面网格形状(多条划线中的每一线按矩阵形状延伸 的形状)。也就是说，划片区Ib含有沿行向延伸的划线(行划线)、和沿列向延伸的划线 (列划线)，其中行划线与列划线彼此相交。另一方面，行划线或列划线不彼此相交，而是几 乎平行地布置着。如上所述，器件区Ia和划片区Ib规则地布置着，一直形成到半导体晶片 20的主面加的周边。这里，在本工艺中准备的半导体晶片20具有比在图1至4中说明的 半导体晶片1大的厚度，因为它处在还没有经历如后所述的研磨背面的工艺的状态下，并且具有例如550 μ m的厚度。在为半导体晶片20形成像半导体元件那样的集成电路的工艺 中，如上所述的半导体芯片20的大厚度使半导体晶片20能够不受损害地得到处理。例如，如图8所示，在各个器件区Ia中，形成有利用图1到4说明的多个半导体元 件加(参见图3)、布线层5 (参见图3)、多个焊盘7、护圈8、绝缘层9等。如上所述，器件区 Ia规则地一直形成到半导体晶片20的周边，但在半导体晶片20的周边，不能获得按规定 形状(在第1实施例中，四边形)形成器件区Ia的空间。并且，在半导体晶片20的周边附 近，在要形成的电路中可能会出现故障。于是，将半导体晶片20的周边分类成无效芯片区 (在图7和8中给出阴影线的器件区la)，而将无效芯片区的内部(半导体芯片20的中心 侧)分类成有效芯片区(在图7和8中未给出阴影线的器件区la)。显示在图1到4中的 半导体芯片1是从作为有效芯片区的器件区Ia中获得的。也就是说，无效芯片区是与有效 芯片区的情况一样常规地形成半导体元件和各个部件，但预计不能获得半导体芯片1的区 域。另一方面，在划片区Ib中，例如，如图10所示，与器件区Ia内部的情况一样地叠 置多层的绝缘层3 (绝缘层3a，北和3c)。在按网格状(矩阵形状)布置的划片区Ib中的 相交区(沿行向延伸的划线与沿列向延伸的划线相交的区域)处，布置阻挡区(隔离物，阻 挡部分)11。换句话说，将每个阻挡区11设置在半导体晶片20的各个器件区Ia的角处。 如图9、10和11所示，在设置有阻挡区11的划片区Ib的相交区处，在与布线如相同的层 中(也就是说，在绝缘层3c上)形成金属图案10。对于每个阻挡区11，形成多个金属图案 10 (例如，在图9中，四个)，其中各个金属图案10都具有长方形的平面形状。每个金属图 案10被布置成在与划线的延伸方向相交的方向延伸。换句话说，金属图案10的短边被沿 着划线的延伸方向布置。如图10所示，金属图案10未与在器件区Ia中形成的护圈8电耦合。也就是说， 金属图案10是与护圈8隔开形成的。在第1实施例中，护圈8与被供应基准电位的半导体 元件加电耦合。当如后所述的切片工艺之后从半导体芯片1(参见图3)的侧面2c(参见 图3)中暴露出来的金属图案10与护圈8电耦合时，导致在半导体芯片1中出现噪声等，这 可以降低半导体芯片1的可靠性。对于在不同于护圈8的金属图案10正下面的布线层fe 和恥，不形成布线和金属图案，并且金属图案10具有不与为半导体基板2形成的半导体元 件加电耦合的浮置结构。同时，尽管也可能为在金属图案10正下面的布线层如和恥形成 金属图案，但为了在如后所述的切片工艺中减轻施加在切片刀上的负载的目的，优选与第1 实施例的情况一样，不为布线层fe和恥形成金属图案。每个金属图案10被绝缘层9完全覆盖。在第1实施例中，在形成绝缘层3c之后 且在为布线层5c形成像布线如(参见图3)、焊盘7 (参见图3)、护圈8 (参见图3)、金属图 案10那样的金属层之前，使绝缘层3c的上面侧经受研磨处理。更详细地说，当叠置各个布 线层5时，首先形成绝缘层3，接着在绝缘层3中形成通孔，并且将要成为层间导电路径的 通路6 (参见图幻嵌入该通孔中。随后，在绝缘层3上形成金属层，经由例如掩模图案蚀刻 该金属层以形成布线4(参见图幻。依次重复该操作，在作为最上层的绝缘层3c中形成通 路6之后且在形成布线如之前，通过例如CMP (化学机械抛光)抛光绝缘层3c以使表面变 平。另一方面，绝缘层9是通过例如蚀刻使最上层(布线层5c)的金属层形成像布线4c那样的规定图案，之后叠置在布线层5c上形成的，并且在成膜之后不经过研磨处理。因 此，绝缘层9的表面的平坦度小于绝缘层3c的表面的平坦度，而是具有按照金属图案10等 的形状形成的粗糙度。更详细地说，例如，如图10所示，护圈8上的绝缘层9和金属图案10 上的绝缘层9与周围绝缘层9相比高出来(具有凸出形状)。换句话说，在护圈8上形成绝 缘层9与周围部分相比高出来的凸出部分。此外，在第1实施例中，像布线4c(参见图3)、 焊盘7 (参见图3)、护圈8 (参见图3)和金属图案10那样的金属层通过例如电镀方法共同 形成。所以，金属图案10具有与护圈8相同的厚度。因此，金属图案10上的绝缘层的高度 与护圈8上的绝缘层的高度相同。如上所述，在形成金属图案10的区域中，按与周围部分 相比凸起的形状形成绝缘层9。因此，在如后所述的研磨背面的工艺中，可以使保护片与绝 缘层9密切接触。在划线Ib不同于设置有阻挡区11的相交区的部分中，布置多个测试图案12。在 第1实施例中，如图7所示，测试图案(金属图案)12沿着行向延伸的划线布置。测试图案 12是包含例如与焊盘7的金属相同的金属的导体图案，并且是在切割半导体晶片20之前， 通过电测试评估为半导体晶片20形成的半导体元件2e等的图案。如图12、13和14所示， 作为评估用图案的测试图案12与在半导体基板2的主面上形成的称为TEG(测试元件组) 的评估用半导体元件2f电耦合。更详细地说，为布线层5c形成的测试图案12经由在布置 在布线层5c下面的布线层5b和5a中形成的布线4b和4a以及通路(布线)6，与在划片区 Ib中的主面2a上形成的半导体元件2f电耦合。至于为布线层5c形成的测试图案12，至 少其一部分在与焊盘7 (参见图3)和布线4c(参见图3)相同的层中从绝缘层9中暴露出 来。其原因是，当进行测试时，将从绝缘层9中暴露出来的部分用作电极。为了将暴露部分 用作电极，有必要将测试图案12的面积设置得相对较大。于是，测试图案12具有比金属图 案10大的面积。换句话说，金属图案10不同于测试图案12，不是用作电极的图案。因此， 它具有比测试图案12小的面积。同时，TEG可以包括用于评估的半导体元件2f和测试图 案12。在划片区Ib的另一个其它部分中，形成标记(对准标记)，在为半导体晶片20形 成集成电路之后且在切割半导体晶片20之前，当对半导体晶片20进行处理时，该标记用于 对准。作为对准标记的例子，图8、12、15和16示出了熔靶(对准标记，金属图案)13，熔靶 13是切断在器件区Ia中形成的熔丝时使用的对准标记。熔靶13是包含例如与焊盘7相同 的金属(在第1实施例中，Al-Cu-Si)的图案，并且是当要切断在器件区la(未示出)中形 成的熔丝时，利用与周围绝缘层3或绝缘层9的反射率差异进行对准的图案。于是，熔靶13 的整体或一部分从绝缘层9中暴露出来。此外，为了利用反射率差异进行对准的目的，优选 使暴露的面积尽可能大。因此，在第1实施例中，如图12和16所示，形成通过除去绝缘层 9以便使熔靶13的长边的两端暴露出来的开口。如上所述，对于形成金属图案10的布线层5c，也形成测试图案12和熔靶13，但金 属图案10与它们的不同之处在于，整个金属图案10被绝缘层9覆盖(换句话说，金属图案 10不会从绝缘层9中暴露出来)。金属图案10防止或抑制器件区Ia中由如后所述的研磨背面的工艺引起的污染。 尽管后面将描述细节，但污染源沿着划片区(划线)Ib渗透。于是，优选使金属图案10在 与划线相交的方向的长度(也就是说，长边的长度)尽可能长，并且挡住划线的宽度。另一方面，即使在使金属图案10在沿着划线的方向的长度(也就是说，短边的长度)短，该图案 也可以像阻挡区那样防止或抑制污染。为了抑制如后所述的切片工艺中切片刀的损害，优 选划片区Ib中的障碍区尽可能少。于是，在第1实施例中，金属图案10的长边的长度不小 于测试图案12和熔靶13在与划线相交的方向的长度。使金属图案10的短边的长度小于 测试图案12和熔靶13在沿着划线的方向的长度。在第1实施例中，从设置有阻挡区11的划片区lb(器件区Ia的侧部)的相交区 之间的部分中除去绝缘层9和绝缘层3的一部分。换句话说，在阻挡区11之间设置通过除 去绝缘层9和绝缘层3的各自部分而形成的沟槽(凹陷区，凹部)lc。如上所述，对于未设 置阻挡区11、测试图案12或熔靶13的划片区，通过设置沟槽lc，可以在如后所述的切片工 艺中减轻施加在切片刀上的负载。在器件区Ia与划片区Ib之间的边界处，器件区Ia的绝缘层9与划片区Ib的绝 缘层9分开，因为在这些绝缘层9之间形成沟槽9d。所以，即使在如后所述的切片工艺中， 在划片区Ib的绝缘层9中出现像裂纹那样的损害，也可以防止器件区Ia中的损害。沟槽9d按如下形成。首先，在构图像布线4c、焊盘7、护圈8和金属图案10那样 为布线层5c形成的金属图案之后，形成绝缘层9，以便覆盖它们的整体。在第1实施例中， 按顺序依次叠置绝缘层9a和％。随后，通过蚀刻形成显示在图3中的开9c。在这样的实 施例中，将掩模布置成覆盖在开9c和沟槽9d的位置(与焊盘7重叠的位置以及与器件区 Ia和划片区Ib的边界线重叠的位置)中形成有通孔的绝缘层9 (未示出)。其结果是，沟 槽9d可以与开口 9c共同形成。通过使用在与显示在图11中的沟槽Ic重叠的位置中也形 成通孔的掩模，沟槽Ic也可以与开9c和沟槽9d共同形成。同时，在第1实施例中，当形成开口 9c时，通过蚀刻依次除去绝缘层9b和9a。之 后，也通过蚀刻除去在焊盘7的表面上形成的镀膜(Ti/TiN膜，未示出)。当如上所述通过 蚀刻除去叠置在焊盘7上的各个部件时，如果使用相同掩模，那么，在显示在图10中的沟 槽9d和显示在图11中的沟槽Ic中，通过蚀刻除去也位于绝缘层9a下面的绝缘层3的一 部分。于是，例如，当蚀刻绝缘层％之后用在与沟槽9d重叠的位置上不形成通孔(也就是 说，覆盖沟槽9d)的掩模取代原掩模，并进一步进行蚀刻时，也可以只在绝缘层9b中有选择 地形成沟槽9d。这样，可以使沟槽9d的深度与参照图10讨论的实施例相比较浅。在如后 所述的切片工艺中，可以容易地出现裂纹，尤其在设置成最上层的绝缘层9b中。因此，当器 件区Ia中的绝缘层9b至少与划片区Ib中的绝缘层9b分开时，可以抑制裂纹的扩展。但 是，为了保证裂纹的扩展得到防止，如图10所示，更优选的是形成穿过绝缘层9a和绝缘层 9b的沟槽9d。如图10所示，在绝缘层9b中形成的沟槽9d的开口宽度比在绝缘层9a或绝缘层 3中形成的沟槽9d的开口宽度宽。因为沟槽9d是在形成焊盘7上的开9c的同时形成的， 所以通过各向异性蚀刻除去钛(Ti)膜和氮化钛(TiN)膜时使用的蚀刻气体也蚀刻绝缘层 9b。显示在图11中的沟槽Ic的深度比显示在图10中的沟槽9d的深度更深，其原因 是，沟槽Ic的水平面积大于沟槽9d的水平面积。也就是说，通过蚀刻形成沟槽Ic的掩模 的通孔的开口面积大于用于形成沟槽9d的掩模的通孔的开口面积。所以，比沟槽9d深地 除去沟槽lc，并且还除去绝缘层北的一部分。
2.研磨背面的工艺接着，作为显示在图5中的研磨背面的工艺S2，研磨显示在图6到17中的半导体 晶片20的背面2b。图18是示出将保护片粘贴在显示在图6中的半导体晶片的主面侧上的 状态的剖视图，以及图19是图18中的P部分的放大剖视图。图20是示出研磨显示在图18 中的带有粘贴保护片的半导体晶片的背面的工艺的剖视图。图21是示出将保护片粘贴在 显示在图10中的半导体晶片的主面侧的表面上，然后将它倒过来的状态的放大剖视图。图 31是示出作为显示在图7中的半导体晶片的第一比较例的半导体晶片的放大平面图。图 32是示出将保护片粘贴在显示在图31中的半导体晶片的主面侧的表面上，然后将它倒过 来的状态的放大剖视图。图33是示出将保护片粘贴在作为显示在图21中的半导体晶片的 第二比较例的半导体晶片的主面侧的表面上，然后将它倒过来的状态的放大剖视图。在按照至少一个实施例的工艺中，首先，如图18所示，将保护片(保护膜)30粘贴 至半导体晶片20的主面加这一侧。更详细地说，保护片30在伸展状态下展开在半导体晶 片20的主面加上，并且利用像例如粘贴工具那样的滚筒(粘贴工具)31从保护片30的上 表面压保护片30，使其粘贴在上面。在保护片的下表面(面对半导体晶片20的表面)这一 侧上，设置一个粘性层，当从处在与下表面相反的那一侧的上表面侧压保护片时，使粘性层 与要粘贴在上面的半导体晶片20密切接触。所以，半导体晶片20的主面加这一侧的表面 处在被保护片30覆盖的状态下。在研磨背面的工艺中，当半导体晶片20的表面保护不充 分时，如上文讨论过的那样，研磨工艺可能损害或污染集成电路，引起故障。因此，在研磨半 导体晶片20的背面2b之前用保护片30覆盖半导体晶片20的主面加这一侧的表面可以 防止或抑制在至少一个实施例的工艺中半导体晶片20被损害或污染。如图19所示，半导体晶片20的侧面20c形成与主面加不正交的斜面。所以，在 粘贴了保护片30的半导体晶片20的侧面20c与保护片30之间形成间隙30a。在粘贴了保护片30之后，将显示在图18中的半导体晶片20垂直倒过来，并且，如 图20所示，经由保护片30将半导体晶片20固定在研磨装置32的平台33上。随后，研磨 半导体晶片20的背面2b这一侧，从背面2b这一侧使半导体晶片20的厚度变薄。尽管在按照至少一个实施例的工艺中的研磨手段不局限于下面给出的特定例子， 但是，例如，如图20所示，可以使用像磨石34那样的研磨件来研磨半导体晶片20的背面 2b。在将研磨液(研磨流体)35供应给半导体晶片20时进行研磨。更详细地说，在将研磨 液35从研磨液供应装置3 供应给半导体晶片20的背面2b这一侧时，执行第1实施例中 研磨背面的工艺。当磨；34研磨半导体晶片20的背面2b时，研磨液35起润滑液的作用。在 第1实施例中，例如，将水用作研磨液。在供应研磨液35时进行研磨动作可以与研磨液35 一起从背面2b除去产生的研磨废料(例如，由Si组成的研磨废料)。这里，按照本发明的发明人所作的检查，已知当像显示在图31中的比较例的半导 体晶片70那样在划片区Ib中未形成显示在图7和8中的阻挡区11时，半导体晶片70的 主面加这一侧在研磨背面的工艺中会受到污染。特别地，像研磨废料那样的异物与研磨液 35(参见图20) —起，在图31中的箭头72所示的渗透方向上沿着划线渗透到半导体晶片70 的主面加这一侧，污染半导体晶片70的主面加这一侧。这是因为，如图32所示，在划片 区Ib与保护片30之间形成空间73，研磨液35 (参见图20)透过空间73。此外，如图19所 示，由于在半导体晶片20的侧面20c与保护片30之间形成间隙30a(对于半导体晶片70，也形成相同间隙30a)，研磨液35可能更容易渗透。如上所述，当研磨液35 (参见图20)渗透到半导体晶片70的主面2a这一侧时，切 割划片区Ib所得的半导体芯片的外围受到污染。而且，由于器件区Ia的周边区域被护圈8 围着，所以当覆盖护圈8的绝缘层9在整个周围上与保护片30密切接触时，可以防止研磨 液35(参见图20)渗透到比护圈8更内部的区域。但是，当在覆盖护圈8的绝缘层9与保 护片30之间出现间隙时，研磨液35将从间隙渗透到器件区la。也就是说，护圈8内部的区 域受到污染。本发明的发明人对防止研磨液35(参见图20)的渗透的方法作了各种检查。首 先，检查像显示在图33中的半导体晶片71那样至少在划片区Ib的一部分中形成包括多个 绝缘层3和覆盖绝缘层3的绝缘层9的阻挡区74的结构。同时，除了未为布线层5c形成 金属图案10之外，显示在图33中的阻挡区74具有与第1实施例中的阻挡区11基本相同 的形状。但是，已知显示在图33中的阻挡区74不能充分防止研磨液35渗透到主面2a这 一侧，甚至污染主面2a这一侧的有效芯片区的内部。如图33所示，从主面2a到覆盖护圈 8的绝缘层9的高度大于从主面2a到阻挡区74的绝缘层9的高度。因此，在保护片30与 阻挡区74之间形成空间75。我们认为，尽管空间75与显示在图32中的空间73相比面积 较小，但阻挡区74不能与保护片30密切接触，因此，在研磨工艺中，受振动等影响，研磨液 35从空间75渗入。然后，本发明的发明人检查了阻挡区74的绝缘层9与保护片30密切接触的结构， 即，如图10所示的第1实施例的阻挡区11的构造，其中为布线层5c形成金属图案10，并用 绝缘层9覆盖金属图案10。作为让第1实施例的半导体晶片20经历研磨背面的工艺的结 果，已经确认研磨液35 (参见图20)沿着划线(划片区lb)从显示在图7中的半导体晶片 20的外围侧渗入。但是，已证实像研磨废料那样的几乎所有异物都被设置在最外围的阻挡 区11拦截，并且，已经进入比最外围的阻挡区11更内部的区域的少量异物被设置在最外围 的内部的第二行的阻挡区11拦截。最外围的阻挡区11和第二行的阻挡区11中的每一个 都是围绕无效芯片区的器件区Ia设置的阻挡区，已证实有效芯片区的器件区Ia未受到污 染。也就是说，通过围绕无效芯片区的器件区Ia设置阻挡区，像下面进一步说明的那样，有 效芯片区的器件区Ia的污染得到了防止。如图21所示，按照第1实施例，金属图案10的形成使覆盖金属图案10的绝缘层 9升高到与覆盖护圈8的绝缘层9相同的高度。所以，当将保护片30粘贴在半导体晶片20 的主面2a这一侧的表面上时，可以使阻挡区11的绝缘层9与保护片30密切接触(例如， 粘贴在上面)。然后，通过使保护片30与阻挡区11密切接触(粘贴在上面)以牢固地固定 它们，可以减小研磨背面的工艺中振动等的影响。其结果是，阻挡区11可以防止或抑制研 磨液35 (参见图20)的渗透。顺便提及，在第1实施例中，在保护片30与半导体晶片20之间也形成空间36。空 间36由沟槽9d形成，沟槽9d将器件区Ia的绝缘层9与划片区Ib的绝缘层9分开，以便当 在如后所述的切片工艺中在划片区的绝缘层9中出现损害时，防止损害扩展到器件区la。 于是，为了简单地防止研磨液35(参见图20)的渗透，优选不形成空间36，但是，为了抑制由 绝缘层9的损害引起的显示在图1到4中的半导体芯片1的可靠性的降低，难以避免空间 36的形成。
因此，在第1实施例中，通过使保护片30与阻挡区11密切接触，空间36与显示在 图33中的空间75相比具有较小的截面面积。通过使空间36的截面面积足够小，在研磨背 面的工艺中供应的研磨液35 (参见图20)短时间内填充空间36。这种现象同时发生在设置 有阻挡区11的各个位置处。然后，相对于阻挡区11处在中心侧的气体(例如，空气)被包 含在阻挡区11的内部(半导体晶片20的中心侧)。其结果是，包含在阻挡区11内部的气 体的内压与研磨液35 (参见图20)的渗透压相当，致使在阻挡区11的位置处阻止研磨液35 的渗透。也就是说，研磨液35(参见图20)几乎同时渗透到多个空间36中产生了防止研磨 液35的附加渗透的密封效果。此外，当像研磨废料那样的异物堵塞空间36的小截面面积 形成的空间36时，空间36的截面面积更小，使研磨液35 (参见图20)的渗透更困难。为了达到上述密封效果，优选使位于在显示在图9中的金属图案10与护圈8之间 形成的空间36后面的空间50，S卩，比金属图案10更靠近半导体晶片20 —侧的中心并与空 间36相邻的空间50具有小体积。通过使与空间36相邻的空间50的体积较小，该空间内 的气体很有可能被迅速压缩成与渗透研磨液35 (参见图20)的渗透压相当。在第1实施例 中，如图9所示，不从金属图案10后面的区域(在图9中，四个金属图案10围绕的区域) 中除去绝缘层3和绝缘层9。换句话说，不形成沟槽lc。于是，可以使与显示在图21中的 空间36相邻的空间50的体积较小，因此达到密封效果。而且，在显示在图33中的阻挡区74的情况下，即使在研磨背面的工艺开始之后立 即达到密封效果，但由于阻挡区74未与保护片30密切接触，所以空间75的截面面积也因 例如在研磨背面的工艺中出现的振动而容易改变。其结果是，研磨液35的渗透压与包含在 阻挡区74内的气体的内压之间的平衡被打破了，因此不能保持密封效果。另一方面，在第 1实施例中，阻挡区11与保护片30密切接触，从而，即使在研磨工艺中出现振动，也可以减 小空间36的截面面积的变化量，并保持密封效果。其结果是，按照第1实施例，即使空间36 位于保护片30与阻挡区11之间，也可以防止器件区la(尤其，有效芯片区的器件区la)被 污染。也就是说，按照第1实施例，可以防止器件区Ia被污染，并且可以防止器件区Ia的 绝缘层9受到损害。在第1实施例中，如图7所示，对于除了布置有多个测试图案12的划线(划片区 lb)之外的其它划线(划片区lb)，将阻挡区11设置在每个相交区处。另一方面，在布置多 个测试图案12的划线(划片区lb)上不设置阻挡区11。下面讨论其原因。首先，如图7所 示，由于将多个测试图案12密集地布置在指定划线中，所以可能没有留出足够空间来设置 阻挡区11。并且，如图12所示，测试图案12的整个外边缘部分被绝缘层9覆盖。所以，在 研磨背面的工艺中，覆盖测试图案12的外边缘部分的绝缘层9具有例如如图13所示，与覆 盖护圈8的绝缘层9相同的高度。其结果是，覆盖测试图案12的外边缘部分的绝缘层9可 以与保护片30 (参见图21)密切接触。因此，通过如此相对于划线地布置测试图案12，可以 抑制研磨液35的渗透。但是，绝缘层9与保护片30 (参见图21)密切接触的面积小于覆盖显示在图10中 的阻挡区11的金属图案10的绝缘层9的面积。因此，如果可以提供用于设置阻挡区11的 空间，设置阻挡区11是更优选的。由于可以通过布置测试图案12来抑制研磨液35的渗透， 所以可以考虑为所有划片区形成测试图案12的方法。但是，在那种情况下，可能出现在如 后所述的切片工艺中施加在切片刀上的负载增大的新问题。
同时，对于例如如图16所示的熔靶13，围绕沿着划线(划片区lb)的方向延伸的 熔靶13形成大的开口，因此，熔靶13的布置不能提供上述的密封效果。在第1实施例中，如图7所示，将阻挡区11设置在除了布置测试图案12的划线之 外的其它各条划线的每个相交区处。也就是说，规则地进行构图，以便对金属图案10，以及 对无效芯片区和有效芯片区中的沟槽Ic和9d提供相同形状。阻挡区11的这样规则布置 提供了如下效果。首先，在上述粘贴保护片30 (参见图18)的工艺中，如果在保护片中出现粘贴故障 引起的皱褶，从而在阻挡区11与保护片30之间的部分中产生间隙，那么，污染物可能扩散 到有效芯片区。但是，通过将阻挡区11设置在每条划线(在第1实施例中，排除布置了测 试图案12的划线)的所有相交区处，可以防止可能受到污染的区域的扩展。其次，阻挡区11的规则布置使金属图案10、和沟槽Ic和9d等能够有效形成。一 般说来，当形成用于形成金属图案、沟槽、开口等的掩模图案时，将含有涂在要处理的表面 上的抗蚀膜的半导体晶片放置在曝光装置中，进行曝光处理、显影处理、和烘烤处理，将母 掩模的掩模图案转印到抗蚀膜上。由于难以为半导体晶片的整个主面共同形成掩模图案， 所以通过步进重复系统执行该工艺，其中通过对一个半导体晶片依次扫描进行一系列转印 处理。在步进重复系统中，增加一次处理中可以处理的器件区的数量可以减少重复处理的 次数，从而提高制造效率。这里，当对无效芯片区和有效芯片区进行不同形状的构图时，在 一次处理中可以处理的器件区的数量变得极少。另一方面，当与第1实施例的情况一样，对 无效芯片区和有效芯片区进行相同形状的构图时，可以增加一次处理中可以处理的器件区 的数量。例如，在显示在图7中的第1实施例中的半导体晶片20的情况下，可以不区分无 效芯片区和有效芯片区地共同进行包括布置了测试图案12的划线和设置了阻挡区11的划 线的多个器件区Ia的转印处理。因此，按照第1实施例，可以更有效地形成金属图案10、沟 槽Ic和9d等。接着，将说明构成阻挡区11的金属图案10的优选实施例。构成阻挡区11的金属 图案10具有如上所述的长方形的平面形状，其中在与划线相交的方向延伸的长边的较长 长度对增大显示在图21中的保护片30和绝缘层9的密切接触面积是更优选的。但是，在第1实施例中，由于如下原因，还将金属图案10布置在划片区Ib这一侧 上，而不是布置在器件区Ia和划片区Ib的边界(在第1实施例中，形成沟槽9d的位置) 处。第一个原因是，如果将金属图案10布置成从划片区Ib延伸到器件区la，则担心在形成 显示在图10中的沟槽9d的工艺中会出现起障碍区作用的金属图案10引起的蚀刻故障。如 果将金属图案10布置在要形成沟槽9d的位置中，金属图案10将从绝缘层9中暴露出来， 这可能造成在金属图案10的暴露部分中出现腐蚀。作为第二个原因，担心如果金属图案10 被布置成从划片区Ib延伸到器件区la，则在切片工艺中切割金属图案10时的压力可能经 由金属图案10传递到器件区Ia中的绝缘层9。这可能造成器件区Ia中的绝缘层9中发生 破裂或脱落。因此，在第1实施例中，将金属图案10布置在划片区Ib中，而不是布置在器 件区Ia中。并且，如图21所示，从划片区Ib这一侧上的沟槽9d(该沟槽将器件区Ia的绝缘 层9与划片区Ib的绝缘层9分开)的末端到金属图案10的末端的间隔Ll小于从器件区 Ia这一侧上的沟槽9d的末端到护圈8的末端的间隔L2。换句话说，将金属图案10布置成离沟槽9d(即，器件区Ia和划片区Ib的边界)比离护圈8近。护圈8具有如上所述，防止 湿气渗透到器件区Ia的功能。此外，在第1实施例中，护圈8与供应基准电位的半导体元 件加电耦合。因此，应该防止护圈8本身的腐蚀。所以，优选形成在朝着器件区Ia这一侧 的方向上与器件区Ia和划片区Ib的边界线保持分开的护圈8。另一方面，如上所述，金属 图案10是具有不与为显示在图1到4中的半导体芯片形成的电路电耦合的浮置结构的金 属图案。于是，优选将金属图案10布置成与图案未暴露的范围内的器件区Ia接近，以便增 大保护片30和绝缘层9的密切接触面积。因此，在第1实施例中，将金属图案10布置成离 沟槽9d比离护圈8近，以便实现保护片30和绝缘层9的密切接触面积的增大。这在提高 上述密封效果的同时，也可以减小显示在图21中的空间36的截面面积。在第1实施例中，如图9所示，将每个金属图案10布置在按矩阵形状布置的多个 器件区Ia中的相邻器件区Ia之间。更详细地说，将金属图案10布置在各个金属图案10 的长边的延长线与护圈8相交的位置上。换句话说，每个金属图案10未在划线彼此相交的 相交区内形成，而是在相交区之外形成。因此，阻挡区11的绝缘层3和绝缘层9具有含有 凸出区Ild的形状，每个凸出区Ild在各条划线的延伸方向上从划线的相交区中凸出来，并 且为凸出区Ild形成金属图案10。如上所述的金属图案10的布置使金属图案10能够被 设置成与护圈8接近。如图21所示，空间36的宽度由金属图案10到护圈8的间隔决定。 并且，空间36的相对较小宽度可以提高密封效果。也就是说，如图9所示，通过将金属图案 10布置在相邻器件区Ia之间，而不是划线(划片区lb)彼此相交的区域上，可以使显示在 图21中的空间36的宽度较小，因此，更好地抑制研磨液35 (参见图20)的渗透。而且，通 过如此将金属图案10布置在相交区之外，可以使从作为在显示在图21中的金属图案10与 护圈8之间形成的狭窄空间的空间36延伸到形成比空间36宽的沟槽lc(参见图9)的空 间的通道的间隔较长。所以，更易于使研磨液35 (参见图20)的渗透压与与空间36相邻的 空间中的气体的压强相当，因此达到密封效果。如图9所示，在第1实施例中，与划线的每个相交区相对应地布置多(四)个金属 图案10，以便将每个金属图案10布置在相邻器件区Ia之间。换句话说，第1实施例中的每 个阻挡区11含有多(四)个金属图案10。如上所述为每个阻挡区11形成金属图案10可 以增大显示在图21中的保护片30和阻挡区11的密切接触面积。所以，可以在研磨背面的 工艺中减小振动等的影响，因此，可以使阻挡区11在保持密封效果的同时，防止或抑制研 磨液35 (参见图20)的渗透。在如上所述对背面2b进行研磨使半导体晶片20薄到规定尺寸(在第1实施例中， 例如，240 μ m)之后，从半导体晶片20上剥除保护片30以完成该工艺。同时，为了除去保留 在背面2b上的研磨废料，例如，优选利用抛光颗粒对背面2b进行抛光处理。在完成了抛光 处理之后再剥除保护片30，以防止在抛光处理期间生成的研磨废料污染半导体晶片20的 主面加这一侧。3.切片工艺接着，关于显示在图5中的切片工艺，如图22所示，沿着半导体晶片20的划片区 (划线，切片线)Ib切割半导体晶片20。图22是示出用切片刀切割背面研磨之后的半导体 晶片的状态的放大剖视图。图23是示出显示在图22中的切片刀的结构的放大剖视图。图 24是示出切割显示在图12中的平面之后的半导体芯片的放大平面图。
在本工艺的实施例中，作为切割刀具的切片刀40沿着划片区Ib行进，针对每个器 件区Ia将半导体晶片划分成各件，以获得多个半导体芯片1。在第1实施例中，如图22所示，从主面2a这一侧到背面2b地切割粘贴在背面2b 上的切片胶带41，以便针对每个器件区Ia形成单独的各件。在切片胶带41粘在上面的状 态下进行切割的一个原因是为了防止切下的半导体芯片1(参见1到4)散开。在切片胶带 41粘在上面的状态下进行切割的另一个原因是为了在切片台(未示出)上进行半导体晶片 20的对准。于是，在切片胶带41和半导体晶片20面对面的表面上，设置一个粘性层，并且 经由粘性层将半导体晶片20的背面2b牢固地固定在切片胶带41上。同时，该粘性层包含 通过施加像热量或紫外线那样的能量而固化的成分。在第1实施例中，例如，该粘性层由可 紫外可固化树脂组成。于是，在完成该工艺之后，通过将紫外线照射在切片胶带41上，可以 容易地剥除各件半导体芯片1。切片刀40是附在例如像主轴那样的能够高速旋转的支承件(未示出)的外围上 的切刀，其中，如图23所示，利用由金属和树脂制成的粘合材料(结合材料)43为切刀部分 的基料(未示出)牢固地固定由像金刚石那样的硬度比要处理的部件相对高的材料制成的 多个(许多)磨粒42。这些磨粒42的一部分从切片刀40的表面(粘合材料43的表面) 暴露出来。如图22所示，当使切片刀40旋转并压在划片区Ib上时，布置在划片区Ib中的 各个部件被磨粒42切下。更详细地说，如图23所示，包含磨粒42的切片刀40进行切割处 理，以便磨粒42切下布置在划片区Ib (参见图22)处的各个部件，并除去所生成的切割废 料。在切割处理中，切片刀40在磨蚀粘合材料43让旧的磨粒42落下并使新的磨粒42暴 露出来(例如，自发边缘锐化)时处理半导体晶片20 (参见图22)。于是，当硬度比切片刀40的粘合材料43(例如，聚酰亚胺树脂或像铝那样的金属) 相对低的部件经受切割处理时，往往容易发生切割材料堵塞暴露磨粒42的间隙的堵塞现 象。此外，由于粘合材料43不能充分磨掉，使新的磨粒42不能暴露出来，从而降低了切割 性能。其结果是，可能发生切片故障。也就是说，在第1实施例中，当硬度比粘合材料43相 对低的许多材料包含在构成要处理的划片区Ib的材料中时，可以发生切片故障。例如，当 像聚酰亚胺树脂那样的树脂材料用于绝缘层9时，可以发生由切片刀40的堵塞引起的切片 故障。于是，作为构成绝缘层9的材料，硬度比聚酰亚胺树脂高的材料是优选的，硬度比切 片刀40的粘合材料43高的材料尤其优选。在第1实施例中，例如，使用将镍(Ni)用作粘 合材料43的主要成分，通过电镀法接合金刚石磨粒的金属接合刀片。作为通过固定磨粒42 形成的切片刀，除了金属键刀片之外，还有将树脂用作接合材料的树脂刀片，以便与金属接 合刀片相比具有较高的耐用性。在第1实施例中，作为绝缘层9，如上所述，使用像硬度比切片刀40的接合材料43 高的氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)那样的无机绝缘材料的薄膜。于是，可以防 止切片刀40的堵塞。此外，由于通过磨蚀粘合材料43可以使新的磨粒42暴露出来，可以 保持切割性能，以防切片故障的发生。在第1实施例中，在布置在划片区Ib上的各个部件中，包含导电材料(具体地说， 金属图案10、测试图案12、和熔靶13)的部件如上所述含铝，具有比切片刀40的接合材料 43的硬度低或相同程度的硬度。但是，由于这些部件可以与显示在图3中的布线4c和焊盘 7共同形成，以提高制造效率，所以材料的选择也必须基于电特性。
于是，在第1实施例中，通过减少要通过切片刀40切割和处理的金属图案10、测试 图案12、和熔靶13的数量，使切片故障的发生受到抑制。首先，在第1实施例中，通过设置 阻挡区11，使要布置的测试图案12的数量局限于通过半导体晶片20的电测试支持评估所 需的最低极限。此外，为阻挡区11形成的金属图案10形成具有长方形的平面形状，并且各 个金属图案10被布置成在与划线的延伸方向相交的方向上延伸。也就是说，金属图案10 的短边被布置成沿着划线的延伸方向。这样就可以减少要通过切片刀40切割和处理的导 电材料的数量，以抑制因堵塞引起的切片故障的发生。同时，即使对包含比接合材料43(参见图23)软的材料的部件进行切割处理，也可 以通过利用比粘合材料43硬的材料进行切割处理来抑制堵塞的发生。这是因为，当切割包 含较硬材料的部件时，显示在图23中的粘合材料43被磨掉，使旧的磨粒42掉下来，并且可 以使新的磨粒42暴露出来。在第1实施例中，切片刀40沿着金属图案10的短边行进，所 以，当切割金属图案10时，与围绕的绝缘层9 一起进行切割处理。于是，可以抑制堵塞的发 生。并且，在第1实施例中，由于切片刀40切割半导体晶片20，所以切割处理至少进行到半 导体晶片20的背面2b与切片胶带41之间的附着边界处。由于切片胶带41的基料包含例 如聚酰亚胺树脂等，所以如果单独对切片胶带41进行切割处理，则可能发生堵塞。但是，通 过像第1实施例那样，从粘贴着切片胶带41的背面2b的相反侧上的表面(主面2a)侧开 始进行切割处理，切片刀40将与切片胶带41的一部分一起切割硬半导体基板2。于是，与 将例如聚酰亚胺树脂用作绝缘层9的情况相对照，可以抑制堵塞切片刀40的发生。在像第1实施例那样具有相对较小平面尺寸的半导体芯片1 (参见图1)的制造工 艺中，一个半导体晶片20含有数量增加了的划线，使得在本处理的实施例中，通过切片刀 40进行切割处理的次数增加。所以，可以使切片刀40受到损害。每当切片刀40的损害频 率增大时，必需更换受损切片刀40，这降低了制造效率。此外，在切割处理中造成的损害引 起切片故障。因此，为了提高制造效率，将划片区Ib的宽度(划线的宽度)设置得较窄，以增加 可从一个半导体晶片20中获得的半导体芯片1(参见图1)的数量。但是，划片区Ib的宽 度较窄要求切片刀40的宽度相应较窄。例如，在第1实施例中，划片区Ib的宽度是60 μ m。 当使切片刀40的宽度较窄时，切片刀40更有可能被损害。如上所述，在制造作为小尺寸半导体芯片的第1实施例的半导体器件的工艺中， 防止或抑制切片刀40的损害的技术变得必要。为了防止或抑制切片刀40的损害，优选减 轻在该工艺中施加在切片刀40上的负载。施加在切片刀40上的负载可以通过减少构成划 片区Ib的各个部件的数量来减轻。在第1实施例中，如图7所示，绝缘层9和绝缘层3的 每个部分通过在未形成阻挡区11、测试图案12或熔靶13的位置中形成沟槽Ic来去除。因 此，可以减少构成划片区Ib的各个部件的数量，并且减轻施加在切片刀40上的负载。此 外，在第1实施例中，由于在上述研磨背面的工艺之后进行切片，所以减轻了施加在切片刀 40上的负载。当切片刀40沿着半导体晶片20的各条划线行进，将各个器件区Ia划分成单独的 各件时，可以获得多个显示在图1到4中的半导体芯片1。在通过如上所述的制造方法获得并显示在图1到4中的半导体芯片1中，如图4 所示，与护圈8隔开地形成作为金属图案10(参见图9)的切割剩余物的金属图案10a。
从金属图案IOa到沟槽9d的末端的间隔短于从沟槽9d到护圈8的末端(更详细 地说，为最上层形成的护圈8的末端)的间隔。在第1实施例中，如图7所示，由于阻挡区11被设置在划线的每个相交区处，所以 对于半导体芯片1的四个角中的每一个，形成多个作为金属图案10的切割剩余物和显示在 图4中的金属图案10a。如图12所示形成测试图案12和熔靶13的划片区Ib的切割给出如图M所示的 平面形状。更详细地说，在除了形成有显示在图4中的金属图案IOa的区域之外的区域中 形成作为测试图案12(参见图12)的切割剩余物的金属图案12a。在形成有金属图案12a 的区域中，与器件区Ia的情况一样地叠置多个绝缘层3，为作为最上层的布线层的布线层 5c(参见图幻形成金属图案12a，并且通过绝缘层9覆盖金属图案12a的一部分。但是，对 于绝缘层9，形成一个开口，使金属图案12a的上表面的一部分从绝缘层9中暴露出来。由 于在切片工艺中切割金属图案12a的侧面(切面)12b，所以整个侧面12b从绝缘层9中暴 露出来。由于测试图案12(参见图12)因如上所述用作测试的电极而具有大的水平面积， 所以金属图案12a的作为其切割剩余物的侧面12b的宽度W2比显示在图4中的金属图案 IOa的侧面IOb的宽度Wl宽。换句话说，金属图案IOa的宽度(在沿着半导体芯片1的侧 边的方向上的长度)Wl比金属图案12a的宽度(在沿着半导体芯片1的侧边的方向上的长 度)W2窄。如上所述，金属图案IOa因此与金属图案12a区分开。在不同于形成金属图案IOa的显示在图4中的区域的区域中形成作为熔靶13(参 见图12)的切割剩余物的金属图案13a。在形成金属图案13a的区域上，以与器件区Ia相 同的方式叠置多个绝缘层3，为作为最上布线层的布线层5c (参见图3)形成金属图案13a， 并且通过绝缘层9覆盖金属图案13a的一部分。但是，在绝缘层9中形成开口，使金属图案 13a的上表面的一部分从绝缘层9中暴露出来。此外，由于在切片工艺中切割金属图案13a 的侧面(切面)13b，所以整个侧面1 从绝缘层9中暴露出来。为了扩大熔靶13(参见图 12)的暴露面积以提高识别精度，通过除去绝缘层9和绝缘层3中的每一个的一部分，围绕 熔靶13形成开口。所以，从作为熔靶13的切割剩余物的金属图案13a的周围部分中除去 绝缘层9和绝缘层3的一部分。因此，将金属图案IOa与金属图案13a区分开。同时，可以在引线框架或布线基板上实现所获得的半导体芯片1，以便装配半导体 封装件。而在第1实施例中省略了装配工艺的详细说明。(第2实施例)在第1实施例中，描述了在半导体晶片20的主面加上具有阻挡区11的布置布局， 以便将阻挡区11设置在多条划线的每个相交区处的实施例。在第2实施例中，按如下描述 阻挡区11的布局的一个修改例。图25是示出作为显示在图7中的半导体晶片的一个修改 例的半导体晶片的一部分的放大平面图。同时，除了阻挡区11的布局之外，第2实施例中 的半导体晶片50与第1实施例中的晶片基本相同。于是，省略参照在第1实施例中说明的 图1到23的重复说明。显示在图25中的第2实施例中的半导体晶片50与显示在图7中的第1实施例中 的半导体晶片20之间的差异在于阻挡区11的布局。更详细地说，与显示在图7中的半导 体晶片20的情况一样，半导体晶片50具有沿行向延伸的多条划线(划片区lb)和沿列向 延伸的多条划线(划片区lb)彼此相交的多个相交区。在这些相交区中，对于半导体晶片50的主面加这一侧的平面的最外围的相交区和位于最外围内的第二行的相交区，形成阻 挡区11。对于位于第二行内的相交区，不形成阻挡区11。正如在第1实施例中说明的那样，按照本发明的发明人所作的检查，已知通过将 阻挡区11至少设置在划片区Ib的相交区中的最外围相交区处，可以抑制阻挡区11内的区 域的污染。此外，还已知通过对最外围以及位于最外围内的第二行的相交区设置阻挡区，可 以防止位于设置在第二行的相交区处的阻挡区11内的区域的污染。所以，作为显示在图25中的半导体晶片50，通过在各条划线的相交区中，将阻挡 区Ila设置在最外围的相交区处，并且将阻挡区lib设置在位于最外围内的第二行的相交 区处，可以在位于第二行内的区域中省略阻挡区11的布置。换句话说，在第2实施例中，将 阻挡区11设置在半导体晶片50的外围处的无效芯片区的角处，而在位于无效芯片区内的 有效芯片区中不设置阻挡区11。因此，在这样的实施例中，与显示在图7中的阻挡区11的布局相比，可以减少要在 划片区Ib中形成的阻挡区11的数量，因此，可以减轻在在第1实施例中说明的切片工艺中 施加在切片刀40 (参见图22)上的负载。而且，在第2实施例中，由于在有效芯片区中未形成阻挡区11，所以在位于第二行 的相交区内的相交区处，除去绝缘层9和绝缘层3的每个部分以形成沟槽Ic。所以，与显示 在图7中的半导体晶片20相比，可以减轻在在第1实施例中说明的切片工艺中施加在切片 刀40 (参见图22)上的负载。于是，按照第2实施例，可以比第1实施例更有效地防止由切片刀40(参见22)的 损害引起的切片故障的发生。但是，在显示在图25中的半导体晶片50的情况下，当在第1实施例中说明的粘贴 保护片30(参见图18)的工艺中，在阻挡区11(阻挡区Ila和阻挡区lib之一，或两者)的 一部分与保护片30之间出现间隙时，污染物可能扩散到有效芯片区。于是，优选也像在第 1实施例中说明的那样将阻挡区11设置在有效芯片区的角处，以防止有效芯片区被污染。在显示在图25中的修改例的情况下，当构图金属图案10 (参见图9)时，或当在绝 缘层9等中形成沟槽或开口时，要求在无效芯片区和有效芯片区中形成不同图案。于是，从 通过在有效芯片区和无效芯片区中设置相同构图而有效形成金属图案10、沟槽Ic等的观 点来看，如在第1实施例中说明的那样不将无效芯片区与有效芯片区区分开的规则构图是 优选的。(第3实施例)在第1实施例中，针对半导体晶片20的主面加上的阻挡区11的结构，为布线层 5c形成多(四)个金属图案10。在第3实施例中，将描述要为阻挡区11形成的金属图案 的修改例。图26是示出作为显示在图9中的半导体晶片的第一修改例的半导体晶片的一 部分的放大平面图。图27是示出作为显示在图9中的半导体晶片的第二修改例的半导体 晶片的一部分的放大平面图。图观是示出作为显示在图9中的半导体晶片的第三修改例 的半导体晶片的一部分的放大平面图。图四是示出作为显示在图9中的半导体晶片的第 四修改例的半导体晶片的一部分的放大平面图。同时，除了分别为阻挡区51a、5h、53a和 5 形成的金属图案5 Ib、52b、5 和54b的平面形状之外，显示在图沈到四中的第3实施 例的半导体晶片51、52、53和M与第1实施例基本相同。于是，省略参照在第1实施例中说明的图1到23或在第2实施例中说明的图25的重复说明。尽管图26到29是平面图， 但为了使要叠置在主面2a上的各个绝缘层、金属图案等的平面形状容易理解，示出了阴影 线，并且用虚线示出了布置在绝缘层9下面的护圈8和金属图案51b、52b、53b和54b的轮廓。在显示在图26到29中的第3实施例的半导体晶片51、52、53和54与描述在第1 实施例中的半导体晶片20之间，差异是为阻挡区51a、52a、53a和54a形成的金属图案51b、 52b、53b和54b的平面形状。此外，由于平面形状的差异，覆盖金属图案51b、52b、53b和54b 的绝缘层9的升高部分的形状也与第1实施例的形状不同。但是，其它方面都相同。例如， 金属图案51b、52b、53b和54b中的每一个是为最上布线层，即，显示在图10中的布线层5c 形成的，关于这一点，与显示在图9中的金属图案10相同。对于各个阻挡区51a、52a、53a 和54a的布局，这里也可应用描述在第1实施例或第2实施例中的实施例。因此，省略重复 说明。在下文中，现在将分别描述金属图案51b、52b、53b和54b的平面形状。首先，关于作为显示在图26中的第一修改例的半导体晶片51的阻挡区51a，分别 沿着按矩阵形状布置和具有四边轮廓形状(参见图8)的器件区Ia的对角线布置两个金属 图案51b，以便彼此相交。金属图案51b的整个上表面(表面)被绝缘层9覆盖。当利用半导体晶片51执行在第1实施例中说明的研磨背面的工艺时，可以使保护 片30 (参见图21)与覆盖金属图案51b的绝缘层9密切接触。因此，与显示在图32或33 中的比较例的半导体晶片70和71中的空间相比，可以使在保护片30与阻挡区51a之间形 成的空间较小。但是，由于金属图案51b被布置在划线(划片区lb)的相交区内，所以与第1实施 例的金属图案10相比，相对于护圈8的间隔较长。于是，从通过使显示在图21中的空间36 的截面面积较小来达到如结合第1实施例所述的密封效果的观点来看，第1实施例的金属 图案10更优选。同时，从通过减少包含例如铝的金属图案的数量来防止如在第1实施例中说明的 切片工艺中切片故障的发生的观点来看，与如结合第1实施例所述的金属图案10相比，几 乎可以达到相同的效果。接着，对于作为显示在图27中的第二修改例的半导体晶片52的阻挡区52a，沿着 划线的相交区内的相交区的轮廓布置具有四边框架的平面形状的金属图案52b。金属图案 52b的整个上表面(表面)被绝缘层9覆盖。当利用半导体晶片52执行如结合第1实施例说明的研磨背面的工艺时，可以使保 护片30 (参见图21)与覆盖金属图案52b的绝缘层9密切接触。因此，与显示在图32或33 中的比较例的半导体晶片70和71中的空间相比，可以使在保护片30与阻挡区52a之间形 成的空间较小。但是，由于金属图案52b被布置在划线(划片区lb)的相交区内，所以与第1实施 例的金属图案10相比，相对于护圈8的间隔较长。于是，从通过使显示在图21中的空间36 的截面面积较小来保证达到如结合第1实施例所述的密封效果的观点来看，第1实施例的 金属图案10更优选。同时，从通过减少金属图案的数量来防止如结合第1实施例说明的切片工艺中切 片故障的发生的观点来看，与如结合第1实施例说明的金属图案10相比，几乎可以达到相同的效果，或略次的效果。在沿着划线的方向上延伸的那一边的长度在金属图案52b中比 在如结合第1实施例所述的金属图案10中长。于是，当切片刀40 (参见图22)在切片工艺 中不切割沿着划线的延伸方向延伸的那一边时，可以达到与针对第1实施例所述相同的效 果。另一方面，当切片刀40 (参见图22)切割沿着划线的延伸方向延伸的那一边时，第1实 施例的实施例更好地抑制了切片刀40的堵塞。接着，对于作为显示在图观中的第三修改例的半导体晶片53的阻挡区53a，沿着 划线的相交区内的相交区的轮廓布置具有四边平面形状的金属图案53b。金属图案53b的 整个上表面(表面)被绝缘层9覆盖。当利用半导体晶片53执行结合第1实施例讨论的研磨背面的工艺时，可以使保护 片30 (参见图21)与覆盖金属图案53b的绝缘层9密切接触。因此，与显示在图32或33 中的比较例的半导体晶片70和71中的空间相比，可以使在保护片30与阻挡区53a之间形 成的空间较小。此外，在阻挡区53a的情况下，覆盖金属图案53b的绝缘层9与保护片30之间的 密切接触面积与结合第1实施例讨论的阻挡区11的情况相比增大了，从保持如结合第1实 施例说明的密封效果的观点来看，这更优选。但是，由于金属图案5 被布置在划线(划片区lb)的相交区内，所以相对于护圈 8的间隔比针对第1实施例所述的金属图案10的间隔长。于是，从通过使显示在图21中的 空间36的截面面积较小来达到如在第1实施例中说明的密封效果的观点来看，在第1实施 例中说明的金属图案10更优选。此外，从通过减少金属图案的数量来防止切片工艺中切片故障的发生的观点来 看，结合第1实施例说明的实施例更优选，因为金属图案5 具有比针对第1实施例讨论的 金属图案10大的要切割的金属的水平面积。同时，由于显示在图28中的金属图案5 与显示在图27中的金属图案52b相比 具有较大水平面积，所以当至少金属图案5 的整个外围被绝缘层9覆盖时，可以达到与显 示在图27中的阻挡区5 相当的密封效果。例如，金属图案53b的中心区域可以不被绝缘 层9覆盖。但是，为了增大与保护片30(参见图21)的密切接触面积以保持密封效果，优选 整个金属图案5 都被绝缘层9覆盖。在显示在图26到28中的阻挡区5la、5 和53a中，金属图案51b，52b和53b中 的每一个被布置在相交区内。于是，从提供用于布置金属图案51b、52b和53b的空间的观 点来看，与针对上面实施例所述的阻挡区11(参见图9)不同，可以不形成每一个在各条划 线的延伸方向上从划线的相交区中凸出来的凸出区lid。但是，对于阻挡区51a、5h和53a 中的每一个，形成凸出区1 Id。通过如上所述将金属图案51b，52b和5 布置在相交区内形 成的阻挡区51a、5h和53a也使密封效果能够通过形成凸出区Ild来达到。因为可以将通 向形成沟槽lc(参见图9)的空间的通道的间隔设置得较长，所以如结合第1实施例所述， 将该空间布置在在金属图案51b、52b和5 与护圈8之间形成的窄空间内。接着，关于作为显示在图四中的第四修改例的半导体晶片M的阻挡区Ma，布置 沿着划线的轮廓具有框架状平面形状的金属图案Mb。尽管金属图案54b与显示在图27中 的金属图案52b的情况一样，具有框架状形状，但这里的外部形状不是四边形。但是，它具 有从划线的相交区朝着各条划线的延伸方向凸出来的部分的形状。也就是说，它是使显示在图27中的金属图案52b朝着各条划线的延伸方向凸出来形成的形状。换句话说，它是通 过耦合要组合的沿着划片区Ib的轮廓的显示在图9中的多个金属图案10形成的形状。金 属图案54b的整个上表面(表面)被绝缘层9覆盖。当将半导体芯片54用于进行如针对第1实施例讨论的研磨背面的工艺时，可以使 覆盖金属图案54b的绝缘层9与保护片30 (参见图21)密切接触，因此，与显示在图32或 33中的比较例的半导体晶片70和71中的空间相比，可以使在保护片30与阻挡区54a之间 形成的空间较小。此外，在阻挡区54a的情况下，覆盖金属图案54b的绝缘层9与保护片30之间的 密切接触面积与结合第1实施例所述的阻挡区11的情况相比增大了，这对保持结合第1实 施例说明的密封效果是更优选的。而且，在阻挡区54a的情况下，由于金属图案54b被布置成具有在相交区之外的凸 出区lld，所以从护圈8到金属图案54b的间隔与针对第1实施例所述的阻挡区11的间隔 相当。于是，形成截面面积与显示在图21中的空间36相当的空间。此外，由于在各个凸出 区Ild处形成的金属图案54b是在没有中断的整体中形成的，所以在半导体晶片54内比空 间36(参见图21)更里面地形成，致使与空间36相邻(通向空间36)的空间的体积更小。 所以，与结合第1实施例所述的阻挡区11相比，可以更容易地达到密封效果。但是，从通过减少金属图案的数量来防止切片工艺中切片故障的发生的观点来 看，因为沿着划线的延伸方向延伸的那一边的长度比结合第1实施例所述的金属图案10 长，所以提供了与在图27中说明的阻挡区52a相当的效果。因此，到此已经描述了本发明的一些具体实施例。但是，本发明不局限于所公开的 实施例，因为在本发明的精神和范围内可以作各种改变。例如，在第1、2和3实施例中，关于半导体芯片1的布线层的叠层结构，描述了如 图3所示通过形成绝缘层3、嵌入穿过绝缘层3的通路6、之后在绝缘层3上形成布线4，并 依次重复该循环获得叠层的实施例。但是，布线层的叠层结构的其它实施例也是可以的。 例如，如图30所示，图30是作为显示在图3中的半导体芯片的一个修改例的半导体芯片的 放大剖视图，也可以将这些实施例应用于将各个布线层5a和5b的布线4a和4b嵌入绝缘 层3a和3b中的嵌入式布线结构。如图30所示将布线4嵌入绝缘层3中被称为双镶嵌工 艺。在显示在图30中的半导体芯片60中，嵌入绝缘层3中的布线4a和4b和通路6含铜 (Cu)，而布置成最上布线层5c的布线4c含有例如铝。并且，最上层的布线4c未嵌入绝缘 层3c中，而是在绝缘层3c上形成。由于如上所述，最上层的布线4c是在绝缘层3c上形成 的，所以绝缘层3c的顶部不是平坦的，而是与结合第1实施例所述的半导体芯片1的情况 一样是粗糙的。于是，形成为覆盖布线4c的绝缘层9具有与布线4c等的布置相符的粗糙 度。因此，可以应用如结合第1、2和3实施例讨论过的实施例。此外，例如，在第1实施例中，将通过切片刀40从主面2a这一侧到背面2b地切割 半导体晶片20的实施例被作为切片工艺进行说明。但是，也可以使用其它切片方法。例 如，可以使用步进切片方法，其中利用具有从主面2a这一侧到其中部的第一宽度的第一切 片刀切割半导体晶片20，之后利用具有比第一宽度窄的第二宽度的第二切片刀将其余部分 切割到要分开的背面2b。步进切片方法具有在切片工艺中可以减轻施加在半导体晶片20 上的压力，以便抑制半导体芯片的损害的优点。通过按照步进切片方法的切片获得的半导体芯片具有沿着主面侧的外围形成阶跃部分或锥形部分的形状。例如，在第2实施例中，描述了有关将阻挡区11布置在半导体晶片的主面上的另 一个实施例。但是，其它实施例也是可以的。例如，按照本发明的发明人的检查，将阻挡区 11至少布置在外围的相交区处可以减少研磨液35 (参见图20)的渗透。于是，当将阻挡区 11至少设置在外围的相交区处时，与如结合第1实施例说明的显示在图31、32和33中的比 较例的半导体晶片相比，可以抑制有效芯片区的污染。例如，在第3实施例中，描述了为阻挡区形成金属图案的平面形状的实施例。但 是，将第1实施例和第3实施例结合在一起的时候，也可以应用金属图案的平面形状。本发明可用于通过研磨半导体器件的背面形成的薄型半导体器件。
权利要求
1.一种半导体器件的制造方法，所述半导体器件含有主面、与所述主面相反的背面、在 所述主面上形成的多个器件区和设置在所述器件区之间的划片区，所述方法包括(a)供应研磨液并研磨所述半导体晶片的所述背面，其中覆盖所述主面的保护片粘贴 至半导体晶片的所述主面；以及(b)在所述步骤(a)之后，通过使切片刀沿着所述划片区行进切割所述半导体晶片，以 便将所述晶片划分成分开的各个器件区，其中，所述半导体晶片的所述器件区中的每一个都包括在所述主面上形成的多个半导 体元件、覆盖所述半导体元件地形成的第一绝缘层、在所述第一绝缘层上形成的最上布线 层、为所述最上布线层形成且与所述半导体元件电耦合的多个端子、和覆盖所述最上布线 层地形成且含有分别使所述端子暴露出来的多个开口的第二绝缘层，其中，在所述半导体晶片的所述划片区的一部分中，在所述主面上形成所述第一绝缘 层，为所述最上布线层形成第一金属图案，并且所述第二绝缘层覆盖所述第一金属图案的 整个上表面，以及其中，所述步骤(a)在所述保护片粘贴在所述第二绝缘层上之后执行。
2.按照权利要求1所述的半导体器件的制造方法，还包括在所述主面与所述最上布线层之间形成多个布线层；以及在所述半导体晶片的每个所述器件区中，通过将各个布线层从所述主面连接到所述最 上布线层形成第二金属图案以便围绕形成有所述端子的区域，其中，在所述第二金属图案上形成所述第二绝缘层以便覆盖所述第二金属图案的上表 面，以及其中，所述第一金属图案和所述第二金属图案相互隔开。
3.按照权利要求2所述的半导体器件的制造方法，还包括在为所述器件区形成的所述第二绝缘层与为所述划片区形成的所述第二绝缘层之间 形成沟槽，其中，所述器件区的所述第二绝缘层与所述划片区的所述第二绝缘层分开。
4.按照权利要求3所述的半导体器件的制造方法，其中，从所述沟槽在划片区侧的末端到所述第一金属图案的末端的间隔小于从所述沟 槽在器件区侧的末端到所述第二金属图案的末端的间隔。
5.按照权利要求3所述的半导体器件的制造方法，其中，所述第二金属图案被配置为接收基准电位。
6.按照权利要求1所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，其中所述第一金属图案具有长方形平面形状，以及其中，所述第一金属图案的短边沿着沿第一划线或第二划线延伸的方向设置。
7.按照权利要求1所述的半导体器件的制造方法，还包括通过除去所述第二绝缘层的一部分和所述第一绝缘层的一部分形成沟槽，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，以及其中，所述沟槽是在所述第一划线与所述第二划线之间的多个相交区之间形成的。
8.按照权利要求1所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，以及其中，所述第一金属图案被设置在所述第一划线与所述第二划线之间的相交区处。
9.按照权利要求8所述的半导体器件的制造方法，其中，所述第一金属图案中的每一个被设置在按矩阵布置的所述器件区中的相邻器件 区之间。
10.按照权利要求1所述的半导体器件的制造方法，还包括在所述半导体晶片的所述划片区的另一个部分中，形成在所述主面上形成的所述第一 绝缘层、为所述最上布线层形成且经由在所述最上布线层下面的布线层与为所述划片区的 所述主面形成的半导体元件电耦合的第三金属图案、和覆盖所述第三金属图案的外围以便 使所述第三金属图案的一部分暴露出来的所述第二绝缘层，其中，所述第一金属图案的面积小于所述第三金属图案的面积。
11.按照权利要求1所述的半导体器件的制造方法，还包括在所述半导体晶片的所述划片区的另一个部分中，形成在所述主面上形成的所述第一 绝缘层、为所述最上布线层形成且具有长方形平面形状的第三金属图案，其中，所述第二绝 缘层覆盖所述第一绝缘层以便使所述第三金属图案的至少一部分暴露出来，以及通过除去所述第二绝缘层在所述第三金属图案上形成开口，以便使所述第三金属图案 的末端暴露出来。
12.按照权利要求1所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线， 其中，在所述第一划线和所述第二划线相交的多个相交区中，位于最外围的多个第一 相交区和位于所述半导体晶片的一侧向内与所述第一相交区隔开的多个第二相交区中的 每一个处形成所述第一金属图案，以及其中，在位于所述半导体晶片的一侧向内与所述第二相交区隔开的第三相交区处不存 在所述第一金属图案。
13.按照权利要求1所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，以及其中，在所述第一划线和所述第二划线相交的多个相交区中的每一个内，将两个第一 金属图案布置成沿着按矩阵布置的所述器件区的对角线相交，所述两个第一金属图案中的 每一个都具有四边形外形。
14.按照权利要求1所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，以及其中，在所述第一划线和所述第二划线相交的多个相交区中的每一个内，所述第一金 属图案沿着所述相交区的轮廓设置，并且具有四边框架状的平面形状。
15.按照权利要求1所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，其中，所述第一金属图案被设置在所述第一划线和所述第二划线相交的多个相交区中 的每一个内，沿着所述第一划线和所述第二划线的轮廓具有框架状的平面形状的所述第一 金属图案被设置，以及其中，所述第一金属图案具有朝着所述第一划线和所述第二划线的每个延伸方向从所 述相交区中凸出来的形状。
16.一种半导体器件的制造方法，所述半导体器件含有主面、与所述主面相反的背面、 在所述主面上形成的多个器件区和设置在所述器件区之间的划片区，所述方法包括(a)供应研磨液并研磨半导体晶片的所述背面，其中在所述研磨期间覆盖所述主面的 保护片粘贴至所述半导体晶片的所述主面；以及(b)在所述步骤(a)之后，通过使切片刀沿着所述划片区行进切割所述半导体晶片，以 便将所述晶片划分成各个器件区，其中，所述器件区包括在所述主面上形成的多个半导体元件、在所述半导体元件上形 成的第一绝缘层、在所述第一绝缘层上形成的最上布线层、为所述最上布线层形成且与所 述半导体元件电耦合的多个端子、和覆盖所述最上布线层地形成且含有分别使所述端子暴 露出来的多个开口的第二绝缘层，其中，所述划片区包括多个阻挡区，每个阻挡区包括在所述主面上形成的所述第一绝 缘层、为所述最上布线层形成且不与为所述半导体晶片的所述主面形成的半导体元件电耦 合的第一金属图案、和覆盖所述第一金属图案的所述第二绝缘层，以及其中，所述步骤(a)在所述阻挡区的所述第二绝缘层与所述保护片密切接触时执行。
17.按照权利要求16所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线，以及其中，每个所述阻挡区被设置在所述第一划线和所述第二划线的每个相交区处。
18.按照权利要求16所述的半导体器件的制造方法，其中，所述阻挡区的所述第一绝缘层和所述第二绝缘层中的每一个具有含有凸出区的 形状，每个凸出区朝着所述第一划线和所述第二划线的延伸方向从所述第一划线和所述第 二划线的相交区中凸出来，以及其中，为所述凸出区形成所述第一金属图案。
19.按照权利要求16所述的半导体器件的制造方法，其中，所述划片区含有沿行向延伸的多条第一划线和沿列向延伸的多条第二划线， 其中，在所述第一划线和所述第二划线相交的多个相交区中，在位于最外围的多个第 一相交区和位于所述半导体晶片的一侧向内与所述第一相交区隔开的多个第二相交区中 的每一个处形成所述阻挡区，以及其中，在位于所述半导体晶片的一侧向内与所述第二相交区隔开的第三相交区处不存 在所述阻挡区。
20.一种半导体器件，包括含有主面和与所述主面相反的背面的半导体基板； 在所述主面上形成的多个器件区；以及 围绕所述器件区设置的划片区，其中，所述器件区包括在所述主面上形成的多个半导体元件、覆盖所述半导体元件地 形成的第一绝缘层、在所述第一绝缘层上形成的最上布线层、在所述最上布线层形成且与 所述半导体元件电耦合的多个端子、和覆盖所述最上布线层地形成且含有使每个所述端子 暴露出来的多个开口的第二绝缘层，以及其中，所述划片区包括在所述主面上形成的所述第一绝缘层、为所述最上布线层形成 的第一金属图案、和使所述半导体基板的末端处的所述第一金属图案的侧面暴露出来且覆 盖所述第一金属图案的整个上表面地形成的所述第二绝缘层。
21.按照权利要求20所述的半导体器件，其中，在所述主面与所述最上布线层之间形成多个布线层，其中，所述器件区包括通过将各个布线层从所述主面连接到所述最上布线层形成的第 二金属图案，以便围绕形成有所述端子的区域，其中，在所述第二金属图案上形成所述第二绝缘层，以便覆盖所述第二金属图案的上 表面，以及其中，所述第一金属图案和所述第二金属图案相互隔开。
22.按照权利要求21所述的半导体器件，其中，在所述器件区的所述第二绝缘层与所述划片区的所述第二绝缘层之间形成沟 槽，以及其中，所述器件区的所述第二绝缘层与所述划片区的所述第二绝缘层分开。
23.按照权利要求22所述的半导体器件，其中，从所述沟槽在划片区侧的末端到所述第一金属图案的末端的间隔小于从所述沟 槽在器件区侧的末端到所述第二金属图案的末端的间隔。
24.按照权利要求22所述的半导体器件，其中，所述第二金属图案被配置为接收基准电位。
25.按照权利要求20所述的半导体器件，其中，在所述划片区的未形成所述第一金属图案的区域中，除去所述第二绝缘层的一 部分和所述第一绝缘层的一部分。
26.按照权利要求20所述的半导体器件，其中，所述第一金属图案被设置在所述半导体器件的角处。
27.按照权利要求沈所述的半导体器件，其中，为所述半导体器件的四个角中的每一个形成多个所述第一金属图案。
28.按照权利要求20所述的半导体器件，其中，对于所述划片区的未形成所述第一金属图案的部分，形成在所述主面上形成的 所述第一绝缘层、为所述最上布线层形成的第三金属图案、和覆盖所述第三金属图案的上 表面的一部分和所述第一绝缘层以便使所述第三金属图案的上表面的一部分和所述半导 体基板的末端处的所述第三金属图案的侧面暴露出来的所述第二绝缘层，以及其中，所述第一金属图案的侧面的宽度比所述第三金属图案的侧面的宽度窄。
29.按照权利要求20所述的半导体器件，其中，对于所述划片区的未形成所述第一金属图案的部分，形成在所述主面上形成的 所述第一绝缘层、为所述最上布线层形成的第三金属图案、和覆盖所述第三金属图案的上表面的一部分和所述第一绝缘层以便使所述第三金属图案的上表面的一部分和所述半导 体基板的末端处的所述第三金属图案的侧面暴露出来的所述第二绝缘层，以及 其中，从所述第三金属图案的周围除去所述第一金属图案的一部分。
全文摘要
本公开涉及半导体器件的制造方法以及半导体器件。一种在研磨半导体晶片的背面侧的工艺中防止主面侧的污染的方法。在要研磨背面侧的半导体晶片的划片区的相交区处，以与将构成布线层的绝缘层叠置在器件区上相同的方式在主面上叠置多个绝缘层。此外，在与设置在为器件区形成的多个布线层中的最上层上的最上布线相同的层中，形成金属图案。而且，还在金属图案上形成覆盖最上布线的第二绝缘层以便覆盖金属图案。
文档编号H01L21/02GK102130049SQ20101060782
公开日2011年7月20日 申请日期2010年12月28日 优先权日2009年12月28日
发明者中山悟, 古川胜悦, 清藤繁光, 镰田省吾 申请人:瑞萨电子株式会社