专利名称：绝缘栅场效应晶体管的制作方法
技术领域：
本发明涉及一种绝缘栅场效应晶体管，更具体而言，涉及一种能够提高沟道迁移率的绝缘栅场效应晶体管。
背景技术：
近些年来，为了实现在半导体器件中的高反向击穿电压和低损耗以及其在高温环境中的使用，碳化硅(SiC)已经开始被用作半导体器件的材料。碳化硅是其具有的带隙比硅(Si)的带隙更大的宽带隙半导体，硅传统上已经被广泛地用作半导体器件的材料。因此，作为半导体器件的材料的碳化硅的采用将实现在半导体器件中的高反向击穿电压、降低的导通电阻等。此外，当在高温环境中使用以碳化硅作为其材料形成的这样的半导体器件时，与以硅作为其材料形成的半导体器件作比较，有益的是，半导体器件在特性上更少地被劣化。然而，近些年，在半导体器件中要求的特性高。例如，即使当SiC被用作MOSFET (金属氧化物半导体场效应晶体管)材料时，也仍然要求进一步降低在其中的导通电阻。为了降低导通电阻，提高沟道迁移率是有效的。已提出了这样一种MOSFET结构，该结构在MOSFET中使用累积模式来作为操作模式。这据称提高了沟道迁移率，由此减少了导通电阻(例如，参见日本专利特开 No. 10-308510(专利文件1)和日本专利特开No. 11-330464 (专利文件2))。现有技术文件专利文件专利文件1 日本专利特开No. 10-308510专利文件2 日本专利特开No. 11-33046
发明内容
本发明要解决的问题然而，近些年来，对于MOSFET的特性的要求仍然增加。考虑到该要求，包括在专利文件1和2中公开的MOSFET在内的传统MOSFET不能被认为已具有足够高的沟道迁移率。 因此，不利的是，未充分减少在其中的导通电阻。更具体地，当栅电压低时，在专利文件1和 2中公开的累积型MOSFET中的每一个具有大的沟道迁移率。然而，当栅电压变得更高时， 在形成沟道的SiC和栅氧化物膜，即SiO2之间的界面的影响提高。这导致与传统反转型 MOSFET 的迁移率一样大的迁移率(参见 S. Harada et al.，〃 Improved Channel Mobility in Normally-Off 4H_SiCM0SFETs with Buried Channel Structure " , Materials Science Forum, 2002, Vols. 389-393,p. 1069-1072)。同样地，当栅电压高时，沟道迁移率的提高不足。鉴于上述问题，本发明的目的是提供一种能够即使在栅电压高时，通过提高迁移率来减小导通电阻的MOSFET。
用于解决问题的手段作为根据本发明的绝缘栅场效应晶体管的MOSFET包括衬底、击穿电压保持层、阱区、氧化物膜、第一导电类型接触区、沟道区域和电极。所述衬底由碳化硅(SiC)制成，具有相对于{0001}面具有不小于50°并且不大于65°的偏离角的主表面，并且具有第一导电类型。所述击穿电压保持层由碳化硅制成，被形成在衬底的主表面上，并且具有第一导电类型。阱区被形成在击穿电压保持层中远离其第一主表面处，并且具有与所述第一导电类型不同的第二导电类型，所述第一主表面是与衬底相邻的主表面。氧化物膜被形成在阱区上，并且由氧化物制成。第一导电类型接触区被设置在阱区和氧化物膜之间，并且通过以比所述击穿电压保持层的浓度更高的浓度包括第一导电类型杂质而具有第一导电类型。沟道区域被设置在阱区和氧化物膜之间并且与阱区和氧化物膜进行接触，将第一导电类型接触区和击穿电压保持层彼此连接，并且通过以比第一导电类型接触区的浓度更低的浓度包括第一导电类型杂质而具有第一导电类型。电极被设置氧化物膜上。在包括在沟道区域和氧化物膜之间的界面的区域中，高浓度氮区被形成为具有比沟道区域和氧化物膜的氮浓度更高的氮浓度。本发明人已经仔细研究了一种用于当栅电压高时提高累积型的MOSFET的沟道迁移率的方法。结果，本发明人已经发现下面的内容，并且实现了本发明。具体地，在使用SiC来作为其材料的累积型的MOSFET中使用的SiC衬底通常具有相对于{0001}面取向具有大约8°的偏离角的主表面。在主表面上，形成击穿电压保持层、 阱区、沟道区域、氧化物膜和电极等，以获得累积型M0SFET。然而，在具有这样结构的累积型 MOSFET中，因为衬底具有相对于{0001}面取向具有大约8°的偏离角的主表面，所以在沟道区域和氧化物膜之间的界面附近形成多个界面状态，这防止电子的行进。在低栅电压下， 界面状态的影响小，因此可以获得高沟道迁移率。然而，在高栅电压下，界面状态的影响引起沟道迁移率减小。为了处理这一点，本发明的MOSFET使用SiC衬底，所述SiC衬底具有相对于 {0001}面取向具有不小于50°并且不大于65°的偏离角的主表面，由此减少界面状态的形成，以提高在高栅电压下的沟道迁移率。此外，已经发现在包括在沟道区域和氧化物膜之间的界面的区域中形成的高浓度氮区导致在高栅电压下提高沟道迁移率。因此，在本发明的MOSFET中，进一步提高沟道迁移率。如上所述，根据本发明的M0SFET，可以提供一种MOSFET，所述MOSFET能够通过即使当栅电压高时也提高沟道迁移率来减小导通电阻。在此，基于下面的情况来将所述偏离角的下限设置在50° 作为检查在高栅电压下确定累积型MOSFET的沟道迁移率的反转型MOSFET的偏离角和沟道迁移率之间的关系的结果，观察到因为偏离角在其中偏离角是43.3°的(01-14)面到其中偏离角是51.5°的 (01-13)面的过程中增大，所以沟道迁移率显著增加，并且在(01-14)面和(01-13)面之间的偏离角的范围中没有自然面。此外，基于下面的情况来将偏离角的上限设置在65° 观察到当偏离角在其中偏离角是62. 1°的(01-12)面到其中偏离角是90°的(01-10)面的过程中增大，所以载流子迁移率显著降低，并且在(01-12)面和(01-10)面之间的偏离角的范围中没有自然面。
在上述MOSFET中，在与沟道区域和氧化物膜之间的界面相距IOnm或更短的区域中的氮浓度具有不小于IXlO21Cm-3的最大值。作为本发明人的观察结果，为了在高栅电压下提高在累积型MOSFET中的沟道迁移率，需要提高反转型MOSFET的沟道迁移率。为了提高反转型MOSFET的沟道迁移率，发现氮浓度的最大值在与阱区和氧化物膜之间的界面相距IOnm或更小的区域中是重要的。通过将在所述区域中的氮浓度的最大值设定在1 X IO21CnT3或更大处，发现显著提高沟道迁移率。因此，使用上述的配置，可以进一步提高沟道迁移率。在MOSFET中，衬底的主表面可以具有落入在相对于<11_20>方向的士5°或更小的范围内的偏离取向。<11-20>方向是在SiC衬底中的代表性的偏离取向。由在用于制造衬底的步骤中的切片处理中的变化等引起的偏离取向的变化被设定为士5°，由此便于在SiC衬底上形成外延层等。以这种方式，可以容易地制造M0SFET。在MOSFET中，衬底的主表面可以相对于<01_10>方向具有士5°或更小的范围内的偏离取向。与如上所述的<11-20>方向相同，<01-10>方向是在SiC衬底中的代表性偏离取向。由在制造衬底的步骤中的切片处理中的变化等引起的偏离取向的变化被设定为士5°， 由此便于在SiC衬底上形成外延层等。以这种方式，可以容易地制造M0SFET。在MOSFET中，衬底的主表面可以相对于面取向{03-38}具有不小于-3°并且不大于+5°的偏离角。以这种方式，可以进一步提高沟道迁移率。在此，因此将偏离角设定在相对于 {03-38}的面取向不小于-3°并且不大于+5°的偏离角，因为作为检查在沟道迁移率和偏离角之间的关系的结果，在这个范围中获得特别高的沟道迁移率。在此，“偏离角相对于面取向{03-38}不小于-3°并且不大于+5° ”的状态指的是下述状态主表面的法线向由用作偏离取向的基准的<01-10>方向和<0001〉方向所限定的平面的正交投影相对于{03-38}面的法线形成不小于-3°并且不大于+5°的角度。正值的符号对应于所述正交投影与<01-10>方向接近平行的情况，而负值的符号对应于所述正交投影与<0001〉方向接近平行的情况。应当注意，更优选的是，其主表面的面取向基本上更优选的是{03-38}，并且进一步优选的是，其主表面的面取向为{03-38}。在此，表达“主表面的面取向基本上是 {03-38} ”指示衬底的主表面的面取向被包括在下述偏离角的范围内考虑到处理衬底等的精度，可以将衬底的面取向看作基本上103-38}。在该情况下的偏离角的范围是其中偏离角例如相对于{03-38}是士2°的范围。以这种方式，可以进一步提高沟道迁移率。在MOSFET中，衬底的主表面在<01-10>方向上相对于(0_33_8)面具有不小于-3°并且不大于+5°的偏离角。具体地，使用下述结构，其中，在接近(0-33-8)面的表面上形成半导体层和绝缘膜，(0-33-8)面是在{03-38}面中接近C (碳)面的面。以这种方式，显著地提高了载流子迁移率。在此，在本申请中，六方晶体的单晶硅碳化硅的(0001)面被限定为硅面，而 (000-1)面被限定为碳表面。同时，“在<01-10>方向上相对于(0-33-8)面的偏离角”指的是由主表面的法线向由用作偏离取向的基准的<01-10>方向和<000-1>方向所限定的平面的正交投影与{0-33-8}面的法线形成的角度。正值的符号对应于所述正交投影与 <01-10>方向接近平行的情况，而负值的符号对应于所述正交投影与<0001〉方向接近平行的情况。此外，表达“在<01-10>方向上相对于(0-33-8)面具有不小于-3°并且不大于 +5°的偏离角的主表面”指的是主表面对应于在碳面一侧上的、满足在碳化硅晶体中的上述条件的面。应当注意，在本申请中，(0-33-8)面包括在碳面一侧上的、由于用于限定晶面的轴的确定而以不同的方式被表达的等效面，但是不包括在硅面一侧上的面。本发明的效果从上面的描述明显的是，根据本发明的M0SFET，可以提供一种能够通过即使当栅电压高时也提高沟道迁移率来减小导通电阻的M0SFET。
图1是示出MOSFET的结构的示意横截面图。图2是示意地示出用于制造MOSFET的方法的流程图。图3是用于图示用于制造MOSFET的方法的示意横截面图。图4是用于图示用于制造MOSFET的方法的示意横截面图。图5是用于图示用于制造MOSFET的方法的示意横截面图。图6是用于图示用于制造MOSFET的方法的示意横截面图。图7是用于图示用于制造MOSFET的方法的示意横截面图。图8是用于图示用于制造MOSFET的方法的示意横截面图。图9是示出TEG-M0SFET的结构的示意横截面图。图10示出在栅电压和沟道迁移率之间的关系。图11是示出在试验中被用作样品的反转型MOSFET的结构的示意横截面图。图12示出在氮峰值浓度和反转型MOS沟道迁移率之间的关系。图13示出在衬底的主表面相对于{0001}的面取向的偏离角和反转型MOS沟道迁移率之间的关系。
具体实施例方式下面参考附图来描述本发明的一个实施例。应当注意，在下述的附图中，相同或对应的部分被提供相同的附图标记，并且不重复描述。首先，将描述在本发明的所述一个实施例中的MOSFET的结构。参见图1，在本实施例中的MOSFET 1包括衬底11、缓冲层12、击穿电压保持层13、阱区14、n型接触区15、p型接触区16、沟道区域17和栅氧化物膜18。衬底11由诸如4H_SiC的六方晶系SiC形成，并且具有主表面11A，所述主表面IlA 相对于{0001}的面取向具有不小于50°并且不大于65°的偏离角，例如具有(03-38)的面取向。另外，衬底11包括η型杂质，因此具有η型(第一导电类型)导电性。此外，衬底 11具有例如大约0. 02 Ω cm的电阻率。缓冲层12是通过外延生长而在衬底11的主表面IlA上形成的SiC层。缓冲层12 具有大约0. 5微米的厚度。缓冲层12包含具有大约5X IO17CnT3的浓度的η型杂质，并因此具有η型(第一导电类型)导电性。击穿电压保持层13由SiC形成，并且形成在衬底11的主表面IlA上，并且缓冲层 12插入其间。击穿电压保持层13包括具有大约5Χ IO15CnT3的浓度的η型杂质，并因此具有η型导电性。此外，击穿电压保持层13具有例如大约10微米的厚度。在击穿电压保持层13中形成一对阱区14，以便与其第一主表面13Α分离，第一主表面13Α是与衬底11相邻的主表面。阱区14中的每一个包括ρ型杂质，并且因此具有ρ 型(第二导电类型)导电性。栅氧化物膜18形成在阱区14(击穿电压保持层13)上，并且由作为氧化物的二氧化硅(SiO2)形成。栅氧化物膜18具有例如大约40nm的厚度。其中每一个作为第一导电类型接触区的一对η型接触区15被设置在阱区14中的每一个和栅氧化物膜18之间，与阱区14和栅氧化物膜18接触。η型接触区15中的每一个包括具有比击穿电压保持层13的浓度更高的浓度的η型杂质，并因此具有η型导电性。当在平面视图中看时，η型接触区15被设置使得分别被包含在阱区14中。换句话说，当与衬底11的主表面IlA垂直地从上面(从栅氧化物膜18的侧面)看时，η型接触区15分别被包含在阱区14中。其中每一个作为第二导电类型接触区的ρ型接触区16被设置成与η型接触区15 相邻。P型接触区16中的每一个具有比在阱区14中的浓度更高的浓度的ρ型杂质，并因此具有P型导电性。更具体地，一对P型接触区16中的每一个被设置成与一对η型接触区15 的相应的一个的一侧相邻。当从一个η型接触区15看时，其所述一侧与另一个η型接触区 15相反。此外，ρ型接触区16被设置在阱区14和欧姆接触电极19 (下面描述)之间，与阱区14和欧姆接触电极19接触。沟道区域17被设置在阱区14中的每一个和栅氧化物膜18之间，与阱区14和栅氧化物膜18接触，以便将η型接触区15与击穿电压保持层13彼此连接。此外，沟道区域 17包括具有比在η型接触区15中的浓度更高的浓度的η型杂质，并且因此具有η型导电性。现在，从不同的角度来描述沟道区域17。即，沟道区域17被设置成在与η型接触区15 相邻的每一个P型接触区16相反的方向上、从每一个η型接触区15沿着栅氧化物膜18延伸，以便将η型接触区15和击穿电压保持层13彼此连接。此外，在本实施例中的MOSFET 1包括栅电极20、欧姆接触电极19、源电极21和漏电极22。栅电极20被设置在栅氧化物膜18上并且与栅氧化物膜18接触，并且当从η型接触区15看时，从与每一个ρ型接触区16相反的方向上从η型接触区15上的区域延伸。因此，栅电极20面向沟道区域17，并且栅氧化物膜18插入其间。栅电极20由诸如Al (铝) 或多晶硅的导体形成。欧姆接触电极19中的每一个被设置在η型接触区15中的每一个和ρ型接触区16 中的每一个上，以便从它与相应的η型接触区15接触的区域延伸到它与相应的ρ型接触区 16接触的区域。此外，欧姆接触电极19由诸如Ni (镍)的导体形成，该导体至少被部分硅化，以保证与η型接触区15的欧姆接触。源电极21被设置在欧姆接触电极19上并且与欧姆接触电极19接触，并且由诸如 Al的导体形成。此外，漏电极22形成在衬底11的、与其上形成击穿电压保持层13的主表面相反的主表面上。漏电极22由诸如Ni (镍)的导体形成，该导体至少被部分硅化，以保证与衬底11的欧姆接触。此外，在包括沟道区域17和栅氧化物膜18之间的界面的区域中，形成高浓度氮区 23，高浓度氮区23具有比在沟道区域17和栅氧化物膜18中的氮浓度更高的氮浓度。下面描述在本实施例中的MOSFET 1的操作。参见图1，当向栅电极20施加的电压小于阈值时，在阱区14中的每一个和栅电极20之间夹着的沟道区域17中形成耗尽层。因此，η型接触区15和击穿电压保持层13不保持彼此电连接。因此，MOSFET 1处于截止状态中。另一方面，当向栅电极20施加的电压变得等于或大于阈值时，在栅氧化物膜18下方的沟道区域17中的耗尽层减小，以将η型接触区15和击穿电压保持层13彼此电连接。这使得MOSFET 1进入导通状态中，以允许电流流过源电极21中的每一个和漏电极22之间。在此，在本实施例中的MOSFET 1使用具有主表面IlA的衬底11，主表面IlA相对于{0001}的面取向具有不小于50°并且不大于65°的偏离角。此外，缓冲层12、击穿电压保持层13和沟道区域17通过外延生长而形成在主表面IlA上或在主表面IlA上方。因此，在栅氧化物膜18和沟道区域17之间的界面附近形成较少的界面状态，由此提高在高栅电压下方的沟道迁移率。应当注意，通过设定主表面IlA相对于(0-33-8)的面取向，可以更多地提高沟道迁移率。此外，在包括沟道区域17和栅氧化物膜18之间的界面的区域中形成的高浓度氮区23进一步提高了在高栅电压下的沟道迁移率。这被认为是因为下面的原因而实现的。 即，在通过热氧化等形成栅氧化物膜18的情况下，在栅氧化物膜18和沟道区域17之间的界面附近形成多个界面状态。如果不采取任何行为，则不利的是，在高栅电压下，与理论值作比较，在界面附近的沟道迁移率显著地降低。为了处理这一点，向如上所述包括在栅氧化物膜18和沟道区域17之间的界面的区域中引入氮，以便减少界面状态的影响。如上所述，在本实施例中的MOSFET 1是其中即使当栅电压高时也提高沟道迁移率以减小导通电阻的M0SFET。在此，在本实施例中的MOSFET中，期望在与沟道区域17和栅氧化物膜18之间的界面相距IOnm或更小的区域中，氮浓度的最大值不小于lX1021cm_3。以这种方式，可以进一步提高沟道迁移率。应当注意，在实施例中，可以使用具有主表面的衬底，该主表面相对于<11-20>方向具有士5°或更小的范围内的偏离取向，而不是使用包括具有(03-38)的面取向的主表面的衬底11。这个便于在SiC衬底上形成外延层，因此便于MOSFET的制造。在该实施例中，衬底11的主表面IlA可以相对于<01-10>方向具有士5°或更小的范围内的偏离取向。这便于在SiC衬底上形成外延层，因此便于MOSFET的制造。此外，通过下述方式可以提高沟道迁移率设定衬底11的主表面IlA的面取向，使得偏离角相对于 {03-38}的面取向不小于-3°并且不大于+5°。此外，最优选的是，衬底11的主表面IlA 的面取向是{03-38}的面取向。下面参考图2-8来描述在本实施例中的用于制造MOSFET的方法。参见图2，在本实施例中的用于制造MOSFET 1的方法中首先执行衬底准备步骤作为步骤(SlO)。在步骤 (SlO)中，参见图3，准备衬底11。衬底11例如由4H-SiC形成。衬底11具有主表面11A， 该主表面IlA相对于{0001}的面取向具有不小于50°并且不大于65°的偏离角，例如具有(03-38)的面取向。衬底11包括η型杂质，并因此具有η型导电性。为了进一步提高在要制造的MOSFET 1中的沟道迁移率，可以准备包括具有(0-33-8)的面取向的主表面IlA 的衬底11。接下来，参考图2，执行第一外延生长步骤作为步骤(S20)。在这个步骤(S20)中， 参考图3，在步骤(SlO)中准备的衬底11的主表面IlA上，通过外延生长来形成缓冲层12和击穿电压保持层13。可以通过在引入η型杂质的同时例如使用SiH4(硅烷)和C3H8(丙烷) 的混合气体作为原材料来实现外延生长。在该情况下，首先，形成具有在大约5 X IO17Cm-3的浓度下引入的η型杂质的SiC层，以具有大约0. 5微米的厚度，由此获得缓冲层12。然后， 将η型杂质的浓度改变为大约5 X IO15CnT3以形成具有大约10微米厚度的SiC层，由此获得击穿电压保持层13。接下来，参见图2，执行阱区形成步骤作为步骤(S30)。在这个步骤(S30)中，参见图3和4，通过在包括已经在步骤(S20)中形成的击穿电压保持层13的第二主表面13Β、即与和衬底11相邻的其第一主表面13Α相对的其主表面的区域中的离子注入来形成一对阱区14。具体地，首先，在第二主表面1 上，通过例如CVD来形成由SiO2制成的氧化物膜。然后，向氧化物膜涂布抗蚀剂，该抗蚀剂然后被曝光并且显影，由此形成在与阱区14的期望形状相对应的区域中具有开口的抗蚀剂膜。然后，使用抗蚀剂膜作为掩模，通过例如 RIE (反应离子蚀刻)来部分地去除氧化物膜，由此形成由具有与阱区14的期望形状相对应的开口图案的氧化物膜构成的掩模层。其后，去除抗蚀剂膜，然后，使用掩模层作为掩模来离子注入P型杂质，因此形成阱区14。然后，参见图2，执行第一活化退火步骤作为步骤(S40)。在这个步骤(S40)中，参见图4，加热已经通过在步骤(S30)中的离子注入的击穿电压保持层13，以执行活化退火， 这是用于激活由离子注入引入的杂质的热处理。通过例如在保持温度1700°C持续30分钟的同时在氩气体中执行热处理，来执行所述活化退火。接着。参见图2，执行第二外延生长步骤作为步骤(S50)。在这个步骤(S50)中， 参见图4和5，在击穿电压保持层13的第二主表面1 上，通过外延生长来形成要作为沟道区域17 (参见图1)的η型SiC层17A。可以通过使用与例如在步骤(S20)中类似的原材料气体、通过引入η型杂质来实现外延生长。接下来，作为步骤(S60)和(S70)，执行η型接触区形成步骤和ρ型接触区形成步骤。具体地，参见图5和6，首先，在步骤(S60)中，形成与η型接触区15的期望形状相对应的开口图案的掩模层，然后，在与步骤(S30)工序相似的工序中，离子注入η型杂质，以形成 η型接触区15。然后，在步骤(S70)中，去除掩模层，然后形成具有与ρ型接触区16的期望形状相对应的开口图案的掩模层，然后在类似的工序中，离子注入P型杂质，以形成P型接触区16。在该情况下还没有进行离子注入的剩余的η型SiC层17Α，即位于一对η型接触区15之间插入的区域中的η型SiC层17Α将用作沟道区域17。接着，参见图2，执行第二活化退火步骤作为步骤(S80)。在这个步骤(S80)中，参见图6，加热已经通过在步骤(S60)和(S70)中的离子注入的击穿电压保持层13以用于活化退火。可以例如以与在步骤(S40)中类似的方式来实现活化退火。接着，参见图2，执行栅氧化物膜形成步骤作为步骤(S90)。在这个步骤(S90)中，参见图6和7，在氧化气氛中、在1200°C下加热其上形成包括期望的离子注入层的击穿电压保持层13以及沟道区域17的衬底11持续30分钟以用于干法氧化作为步骤(SlO)-(SSO) 的结果。因此，形成要作为栅氧化物膜18 (参见图1)的热氧化物膜18A，以在沟道区域17、 η型接触区15和ρ型接触区16上延伸。热氧化物膜18Α具有例如大约40nm的厚度。接下来，参见图2，执行高浓度氮区形成步骤作为步骤(S100)。在这个步骤(S100) 中，参见图7，在将温度保持在1200°C下持续120分钟的同时，执行热处理以在一氧化氮 (NO)气体气氛中加热。以这种方式，在包括热氧化物膜18A与沟道区域17、η型接触区15 和P型接触区16中的每一个之间的界面的区域中，形成高浓度氮区23，高浓度氮区23具有比在相邻的区域中的氮浓度更高的氮浓度。接下来，参见图2，执行惰性气体退火步骤作为步骤(SllO)。在这个步骤(SllO) 中，在将温度保持在1200°C下持续60分钟的同时，执行热处理，以在诸如Ar (氩)的惰性气体气氛中加热。然后，作为步骤(S120)，执行欧姆电极形成步骤。在这个步骤(S120)中，参见图 7和8，使用光刻方法来在热氧化物膜18A上形成抗蚀剂膜，该抗蚀剂膜具有与欧姆接触电极19的期望形状相对应的开口。接下来，抗蚀剂膜被用作在下述过程中的掩模去除从开口暴露的热氧化物膜18A以及在衬底11的与其上形成击穿电压保持层13的其主表面相反的主表面上形成的热氧化物膜18A。此外，例如，在不用去除抗蚀剂膜的情况下，通过在热氧化物膜18A、从热氧化物膜18A暴露的η型接触区15和ρ型接触区16以及衬底11的与其上形成击穿电压保持层13的其主表面相反的主表面上或上方进行气相沉积来形成镍 (Ni)膜。然后，去除抗蚀剂膜和在蚀刻剂膜上存在的Ni膜(剥离)，由此在其中应该形成欧姆接触电极19和漏电极22的区域中形成Ni膜。其后，例如，执行热处理以在Ar气氛中在950°C下加热2分钟，这导致Ni膜的至少一部分硅化。以这种方式，欧姆接触电极19和漏电极22完成。应当注意，在该情况下在沟道区域17和η型接触区15上剩余的热氧化物膜18Α用作栅氧化物膜18。然后，参见图2，执行电极形成步骤作为步骤(S 130)。在这个步骤(S 130)中，参见图8和图1，由诸如Al或多晶硅的导体制成的栅电极20被形成在栅氧化物膜18上，并且其中每一个由作为导体的Al制成的源电极21被形成在欧姆接触电极19上。使用上述的步骤，完成在本实施例中的MOSFET 1。[实例](实例1)下面描述本发明的实例1。进行试验以确认在本发明的MOSFET中的沟道迁移率的提高和导通电阻的减小。在下面的工艺中进行试验。首先，将描述试验方法。使用在上述实施例中描述的制造方法来实际制造M0SFET， 并且测量其导通电阻。具体地，参见图1-8，首先，准备衬底11 (η型0. 02 Ω cm的电阻率)， 衬底11由4H-SiC形成，并且包括具有(03-38)的面取向的主表面11A。在衬底上，缓冲层 12 (η型5 X IO17CnT3的杂质浓度；0. 5微米的厚度)和击穿电压保持层13 (η型；5 X 1015cm_3 的杂质浓度；10微米的厚度)被外延生长。其后，通过离子注入来形成阱区14，然后，保持在1700°C温度下持续30分钟的同时，在Ar气氛中实现活化退火。其后，η型SiC层17Α被外延生长，然后，通过离子注入来形成η型接触区15和ρ型接触区16。其后，在保持在1700°C温度下持续30分钟的同时，在Ar气氛中实现活化退火。接下来，保持在1200°C温度下持续30分钟的同时在氧化气氛中实现干法氧化，由此形成具有40nm厚度的热氧化物膜18A并且用作栅氧化物膜18。其后，保持在1200°C温度下持续120分钟的同时在NO气体气氛中形成高浓度氮区23。然后，在Ar气体气氛中，保持在1200°C温度下持续60分钟的同时执行热处理，并且其后，形成欧姆接触电极19、漏电极22、栅电极20和源电极21，因此完成MOSFET 1 (实例)。在此，单元节距被设定在20微米，并且沟道长度被设定在2微米。单元节距指的是在沿着图11中的主表面IlA的方向上的衬底11的宽度。沟道长度指的是沟道区域17在图1的栅氧化物膜18和阱区14之间夹着的区域中沿着栅氧化物膜18的长度。同时，为了比较，准备衬底ll(n型0.02Qcm的电阻率)，该衬底11由4H_SiC形成，并且包括相对于(0001)面取向具有8°的偏离角的主表面IlAo在与在上述的制造方法中的条件相同的条件下，制造另一个MOSFET 1 (对比实例)。然后，实际上操作实例和对比实例的M0SFET，并且在栅电压为15V的情况下，测量各个导通电阻。同时，制造其TEG(测试元件组)-M0SFET以用于沟道迁移率的测量。具体地，参见图9，准备衬底31，该衬底分别与具有(03-38)的面取向的衬底以及相对于(0001)的面取向具有8°的偏离角的衬底相类似，这两种衬底用于MOSFET的制造以测量导通电阻。使用它们，制造累积型TEG-M0SFET 3以在与上述的MOSFET的制造同时在其中具有与上面的 MOSFET相同的杂质浓度、厚度等。S卩，与缓冲层12相对应的缓冲层32以及与击穿电压保持层13相对应的η型层33被外延生长在衬底31中的每个上，然后，以类似的方式来形成与阱区14相对应的ρ型层34。缓冲层32、η型层33和ρ型层34与在上述的MOSFET中的那些在杂质浓度和厚度等上相同。然后，在ρ型层34上形成η型SiC层，然后，执行离子注入以形成与η型接触区15 相对应的源区35Α和漏区35Β、与ρ型接触区16相对应的ρ型接触区36以及与沟道区域 17相对应的沟道区域37。此外，形成与栅氧化物膜18相对应的栅氧化物膜38、与欧姆接触电极19相对应的欧姆接触电极39、与栅电极20相对应的栅电极40以及与源电极21相对应的源电极41Α和漏电极41Β(在(03-38)上的累积型MOSFET和在(0001)上的累积型 M0SFET)。在此，参见图9，沟道长度L被设定在100微米，并且沟道宽度(在与图9中的薄层面相垂直的方向上的沟道宽度)被设定在150微米。此外，为了比较，准备衬底31，衬底31类似于具有(03-38)的面取向的衬底31以及相对于(0001)的面取向具有8°偏离角的衬底31。使用它们，也制造反转型TEG-M0SFET。 具体地，在所制造的TEG-M0SFET中的每一个中，在图9的TEG-M0SFET(在(03-38)上的反转型MOSFET和在(0001)上的反转型M0SFET)中，与沟道区域37相对应的区域被省略，并且被填充有P型层34。然后，操作上述四种类型的TEG-M0SFET以检查在栅电压和沟道迁移率之间的关系。现在，将描述试验的结果。表1示出了导通电阻的测量的结果。此外，图10示出在栅电压和沟道迁移率之间的关系。在图10中，水平轴表示栅电压，并且垂直轴表示沟道迁移率。在图10中，粗虚线表示使用相对于(0001)面偏离8°的衬底的累积型MOSFET的测量结果。粗实线表示使用相对于(0001)面偏离8°的衬底的反转型MOSFET的测量结果。细虚线表示使用具有(03-38)面的衬底的反转型MOSFET的测量结果。它们全部是落在本发明的范围之外的对比实例。同时，细实线表示使用具有(03-38)面的衬底的累积型 MOSFET(本发明的实例)。另外，测量用于导通电阻的测量的实例和对比实例的MOSFET的各个反向击穿电压。确认，MOSFET中的每一个具有1. 2kV或更大的足够的反向击穿电压。参见图10，现在比较使用相同的衬底的M0SFET。当提高栅电压时，累积型MOSFET 比反转型MOSFET在沟道迁移率的上升上更大。因此，确认累积型MOSFET在低栅电压下在沟道迁移率上优异。同时，比较累积型M0SFET。例如，当栅电压是20V时，在对比实例中的累积型MOSFET中，即在使用相对于(0001)面偏离8°的衬底的MOSFET中，沟道迁移率大约是30cm2/VS。另一方面，在本发明的实例中的累积型MOSFET中，即在使用具有(03-38)面的衬底的MOSFET中，沟道迁移率大约是100cm7Vs。大概这是因为下面的原因。即，在实例的MOSFET中的具有(03-38)面的衬底的使用有助于在沟道区域和栅氧化物膜之间的界面附近的界面状态的减小。[表 1]
权利要求
1.一种绝缘栅场效应晶体管(1)，包括第一导电类型的衬底(11)，所述衬底(11)由碳化硅制成并且具有主表面(IlA)，所述主表面(IlA)相对于{0001}面具有不小于50°并且不大于65°的偏离角；所述第一导电类型的击穿电压保持层(13)，所述击穿电压保持层(1 由碳化硅制成并且形成在所述衬底(11)的所述主表面(IlA)上；与所述第一导电类型不同的第二导电类型的阱区(14)，所述阱区(14)以远离所述击穿电压保持层(1 的第一主表面(13A)的方式形成在所述击穿电压保持层(1 中，所述第一主表面(13A)是与所述衬底(11)相邻的主表面；氧化物膜(18)，所述氧化物膜(18)形成在所述阱区(14)上并且由氧化物制成；第一导电类型接触区(15)，所述第一导电类型接触区(1 被设置在所述阱区(14)和所述氧化物膜(18)之间，并且所述第一导电类型接触区(1 包括相比于所述击穿电压保持层(1 具有更高的浓度的所述第一导电类型的杂质；沟道区域(17)，所述沟道区域(17)被以与所述阱区(14)和所述氧化物膜(18)相接触的方式设置在所述阱区(14)和所述氧化物膜(18)之间，所述沟道区域(17)将所述第一导电类型接触区(1 和所述击穿电压保持层(1 彼此连接，并且所述沟道区域(17)通过包括相比于所述第一导电类型接触区(1 具有更低的浓度的所述第一导电类型的杂质而形成为所述第一导电类型；以及电极(20)，所述电极00)被设置所述氧化物膜(18)上，在包括所述沟道区域(17)和所述氧化物膜(18)之间的界面的区域中，形成有高浓度氮区以使得该高浓度氮区相比于所述沟道区域(17)和所述氧化物膜(18)具有更高的氮浓度。
2.根据权利要求1所述的绝缘栅场效应晶体管(1)，其中，在与所述沟道区域(17)和所述氧化物膜(18)之间的所述界面相距IOnm或更近的区域中的氮浓度具有不小于IXlO21cnT3的最大值。
3.根据权利要求1所述的绝缘栅场效应晶体管(1)，其中，所述衬底(11)的所述主表面(IlA)具有落入在相对于<11-20>方向的士5°或更小的范围内的偏离取向。
4.根据权利要求1所述的绝缘栅场效应晶体管(1)，其中，所述衬底(11)的所述主表面(IlA)具有落入在相对于<01-10>方向的士5°或更小的范围内的偏离取向。
5.根据权利要求4所述的绝缘栅场效应晶体管(1)，其中，所述衬底(11)的所述主表面(IlA)的面取向相对于面取向{03-38}具有不小于-3° 并且不大于+5°的偏离角。
6.根据权利要求4所述的绝缘栅场效应晶体管(1)，其中，所述衬底(11)的所述主表面(IlA)相对于在<01-10>方向上的(0-33-8)面不小于-3°并且不大于+5°的偏离角。
全文摘要
一种MOSFET(1)，其能够即使当栅电压高时通过减少沟道迁移率来减小导通电阻，所述MOSFET(1)包括n型衬底(11)，其由SiC制成，并且具有相对于{0001}面具有50°-65°的偏离角的主表面；n型击穿电压保持层(13)，其由SiC制成，并且形成在衬底(11)的主表面(11A)上；p型阱区(14)，其形成在击穿电压保持层(13)中远离其第一主表面(13A)处；栅氧化物膜(18)，其形成在阱区(14)上；n型接触区(15)，其被设置在阱区(14)和栅氧化物膜(18)之间；沟道区域(17)，其连接n型接触区(15)和击穿电压保持层(13)；以及，电极(20)，其被设置栅氧化物膜(18)上。在包括在沟道区域(17)和氧化物膜(18)之间的界面的区域中，形成高浓度氮区(23)。
文档编号H01L29/78GK102171832SQ201080002821
公开日2011年8月31日 申请日期2010年3月23日 优先权日2009年4月10日
发明者原田真, 和田圭司, 日吉透 申请人:住友电气工业株式会社