专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，并且更具体而言，涉及能够实现稳态反向击穿电压和使导通电阻减小的半导体器件。
背景技术：
近年来，包括诸如功率器件的半导体器件的器件进一步要求改进可靠性并且功耗降低。在这种趋势下，要求诸如MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型场效应晶体管)和IGBT (绝缘栅双极晶体管)的功率器件具有较高的反向击穿电压和降低的导通电阻。为了满足这些要求，已经提出了一种ACCUFET (积累模式FET)，其中，单元的平面形状(即，本体区域、当以二维平面图来看时被该本体区域围绕的载流子供应区域等的平面形状)是六边形的，并且每个单元被布置成位于六边形的各顶点。通过采用这种布置，可以改进反向击穿电压(例如，参见WO 02/43157(专利文献1))现有技术文献专利文献专利文献1 :W002/4315
发明内容
本发明要解决的问题然而，当采用具有六边形平面形状的单元时，难以在半导体器件的制造工艺期间保持单元的设计形状。具体来讲，随着制造工艺进行，在六边形的顶点附近，与设计形状的差别变得更大。因此，当采用具有六边形平面形状的单元时，设计反向击穿电压和实际反向击穿电压之间会出现差别，从而造成不会得到稳定的反向击穿电压。当以二维平面图来看时围绕载流子供应区域的本体区域用作沟道区域。当采用六边形单元时，当从载流子供应区域观察时，该沟道区域具有的厚度在向着主体区域的一侧的方向和向着顶点的方向之间变化，并且厚度在向着顶点的方向上变大。结果，沟道长度变得更长并且电阻在该方向上增大，导致形成无效的沟道区域，从而造成导通电阻增大。本发明旨在解决这些问题，并且本发明的目的在于提供一种能够实现稳定的反向击穿电压和降低的导通电阻的半导体器件。解决问题的手段根据本发明的一个方面的半导体器件包括第一导电类型的半导体晶片；第二导电类型的多个本体区域，所述多个本体区域被形成为包括第一主表面，所述第一主表面是所述半导体晶片的一个主表面；以及第一导电类型的载流子供应区域，当以二维平面来看时，所述载流子供应区域分别形成在由所述多个本体区域围绕的区域中。当以二维平面来看时，所述本体区域中的每个具有圆形的形状。当以二维平面来看时，所述载流子供应区域中的每个被布置成与所述本体区域中的每个同心并且具有圆形的形状。当以二维平面来看时，所述多个本体区域中的每个被布置成位于正六边形的各顶点。在根据本发明的一个方面的半导体器件中，本体区域的平面形状和载流子供应区域的平面形状是同心的圆形形状。也就是说，在根据一个方面的半导体器件中，采用圆形形状作为单元的平面形状。因此，抑制例如在采用常规的六边形单元时随着制造工艺进行出现的设计形状的差别增大，由此反向击穿电压得以稳定。另外，通过采用圆形形状作为单元的平面形状，沟道长度变成在所有方向上都基本上相同。因此，抑制例如当采用常规的六边形单元时发生的形成无效沟道区域，由此基本上增大沟道宽度。当采用圆形形状作为单元的平面形状，并且如在根据一个方面的半导体器件中一样，每个单元被布置成位于正六边形的各顶点时，夹在相邻的本体区域之间(本体间区域)的区域具有的宽度根据位置而变化。为此原因，为了在将半导体器件设计成与采用具有常规正六边形形状的单元时一样具有相同反向击穿电压时，在反向偏置期间在本体间区域上扩张耗尽层，需要增大沟道区域。这导致正向偏置期间本体间区域的电阻增大。 但是，因为沟道宽度可以如上所述显著增大，所以在正向偏置期间每单位面积的电阻，即， 导通电阻，可以整体上减小。如上所述，根据本发明的一个方面的半导体器件，可以提供一种能够实现稳定的反向击穿电压和降低的导通电阻的半导体器件。在根据一个方面的半导体器件中，本体区域和载流子供应区域需要具有如上所述的“圆形形状”。虽然就获得上述的功能和效果而言该“圆形形状”最优选地是真正圆形的形状，可以用大体圆形的形状充分地得到上述的功能和效果。更具体来讲，假设当以二维平面图来看时具有包括本体区域(或载流子供应区域)的最小半径的圆形的半径是R并且可以在本体区域(或载流子供应区域)中绘出的具有最大半径的圆形的半径是r，如果r/R不小于0. 9，则可以充分得到上述的功能和效果。在本专利申请中，作为本体区域和载流子供应区域的平面形状的“圆形形状”意味着上述r/R不小于0. 9。该r/R优选地不小于0. 92， 更优选地不小于0. 98，并且最优选地为1。根据本发明的另一方面的半导体器件包括第一导电类型的半导体晶片；第二导电类型的多个本体区域，所述多个本体区域被形成为包括第一主表面，所述第一主表面是所述半导体晶片的一个主表面；以及第一导电类型的载流子供应区域，当以二维平面来看时，所述第一导电类型的载流子供应区域分别形成在被所述多个本体区域围绕的区域中。 当以二维平面来看时，所述本体区域中的每个具有正多边形的形状，所述正多边形的形状具有七个或更多个顶点。当以二维平面来看时，所述载流子供应区域中的每个被布置成使得其质心与所述本体区域中的每个的质心一致，并且具有与所述本体区域中的每个同位相似的形状。当以二维平面来看时，所述多个本体区域中的每个被布置成位于正六边形的各顶点处。在根据本发明的另一方面的半导体器件中，本体区域和载流子供应区域的平面形状是具有七个或更多个顶点和重合质心的正六边形形状。也就是说，在根据另一方面的半导体器件中，采用具有七个或更多个顶点的正多边形形状作为单元的平面形状。这导致与采用常规的六边形单元相比由边形成的角度更大。因此，抑制了随着制造工艺进行与设计形状的差别增大，由此反向击穿电压得以稳定。另外，通过采用具有七个或更多个顶点的正六边形形状，S卩，比常规形状更圆形的
4形状作为单元的平面形状，取决于方向的沟道长度的变化变小。因此，抑制了诸如当采用常规的六边形单元时发生的形成无效沟道区域，由此显著增大沟道宽度。当采用具有七个或更多个顶点的正多边形形状作为单元的平面形状时，与当在根据一个方面的半导体器件中采用圆形形状时一样，需要增大沟道区域。但是，因为沟道宽度可以显著增大，所以在正向偏置期间每个单位面积的电阻，即，导通电阻，可以整体减小。如上所述，根据本发明的另一方面的半导体器件，可以提供一种能够实现稳定的反向击穿电压和降低的导通电阻的半导体器件。在根据另一方面的半导体器件中，“正多边形”优选地具有八个或更多个顶点，并且更优选地具有二十个或更多个顶点。因为单元的平面形状以此方式变得更像圆形，所以可以实现更稳定的反向击穿电压和降低的导通电阻。如上所述，在根据另一方面的半导体器件中，本体区域和载流子供应区域需要具有“正多边形形状”。该“正多边形形状”不需要具有直到端部的完全线性的边，但是可以在每个顶点附近变圆。更具体来讲，从作为每个边相对于边长度的两端的顶点开始的5%内的区域可以是曲线的，以具有向着远离质心的一边的凸起形状。在以上的半导体器件中，以上的半导体晶片可以由宽带隙半导体制成。当采用诸如SiC(碳化硅)的宽带隙半导体作为用于形成作为半导体器件的MOSFET的半导体晶片的材料时，沟道电阻与MOSFET中的总电阻之比增大，并且本体间区域中的电阻之比减小。因此，在能够实现降低的沟道电阻的本发明的半导体器件中，优选地采用宽带隙半导体作为用于半导体晶片的材料。该宽带隙半导体是指具有的带隙比Si (硅)的带隙更宽的半导体， 以及其实例包括SiC、GaN (氮化镓)等。本发明的效果从以上描述中清楚的是，根据本发明的半导体器件，可以提供能够实现稳定的反向击穿电压和降低的导通电阻的半导体器件。
图1是示出MOSFET的结构的示意性横截面图。图2是示出MOSFET的单元结构的示意性平面图。图3是示出MOSFET的制造步骤的示意性横截面图。图4是示出MOSFET的制造步骤的示意性横截面图。图5是示出MOSFET的制造步骤的示意性平面图。图6是示出MOSFET的制造步骤的示意性横截面图。图7是示出MOSFET的制造步骤的示意性平面图。图8是示出MOSFET的制造步骤的示意性横截面图。图9是示出MOSFET的制造步骤的示意性横截面图。图10是示出MOSFET的制造步骤的示意性横截面图。图11是示出MOSFET的制造步骤的示意性横截面图。图12是示出MOSFET的制造步骤的示意性横截面图。图13是示出MOSFET的制造步骤的示意性横截面图。图14是示出MOSFET的制造步骤的示意性横截面图。
图15是示出根据第二实施例的MOSFET的单元结构的示意性平面图。图16是示出JFET的结构的示意性横截面图。图17是示出JFET的单元结构的示意性平面图。图18是示出JFET的制造步骤的示意性横截面图。图19是示出JFET的制造步骤的示意性横截面图。图20是示出JFET的制造步骤的示意性横截面图。图21是示出JFET的制造步骤的示意性横截面图。图22是示出JFET的制造步骤的示意性横截面图。图23是示出JFET的制造步骤的示意性横截面图。图M是示出JFET的制造步骤的示意性横截面图。图25是示出JFET的制造步骤的示意性横截面图。图沈是示出JFET的制造步骤的示意性横截面图。图27是示出JFET的制造步骤的示意性横截面图。图28是示出JFET的制造步骤的示意性横截面图。
具体实施例方式下文中，将参照附图来描述本发明的实施例。注意的是，相同或相应的部件具有在附图中分配的相同的附图标记，并且将不再重复对其的描述。(第一实施例)下文中，参照图1和图2描述了第一实施例，第一实施例是本发明的一个实施例。 图1是沿着图2中的线A-A'截取的横截面图。图2是从上方观察的图1中的第一主表面 20A的平面图。参照图1，在第一实施例中作为半导体器件的MOSFET 1包括n+SiC衬底10，其由作为宽带隙半导体的SiC制成，作为η导电类型(第一导电类型)的衬底；rTSiC层20，作为η导电类型(第一导电类型)的半导体层；P本体21，作为ρ导电类型(第二导电类型) 的本体区域；η+源区22，作为η导电类型(第一导电类型)的载流子供应区域；以及P+区 23，作为ρ导电类型(第二导电类型)的高浓度第二导电类型区域。N+SiC衬底10和rTSiC 层20形成作为η导电类型的半导体晶片的SiC晶片15。N+SiC衬底10由例如六边形SiC制成并且包括高浓度的η型杂质(η导电类型的杂质)。N_SiC层20形成在n+SiC衬底10的一个主表面上，并且通过包括η型杂质而具有 η导电类型。在rTSiC层20中包括的η型杂质例如是N (氮)，并且其浓度低于n+SiC衬底 10中包括的η型杂质的浓度。ρ本体21形成在rTSiC层20中，以包括在其上形成有n+SiC衬底10的主表面的相反的第一主表面20A，并且通过包括ρ型杂质(ρ导电类型的杂质)而具有ρ导电类型(第二导电类型)。P本体21中的ρ型杂质例如是铝(Al)、硼(B)并且其浓度低于n+SiC衬底 10中包括的η型杂质的浓度。参照图2，形成多个P本体21，当以二维平面图来看时，每个 P本体21具有圆形的形状。另外，当以二维平面图来看时，每个ρ本体21被布置成位于正六边形的各顶点处。η+源区22形成在ρ本体21内，以使其包括第一主表面20Α并且被ρ本体21围绕。n+源区22包括诸如P、As的η型杂质，其浓度高于rTSiC层20中包括的η型杂质。另外，η+源区22被布置成与ρ本体21同心，并且当以二维平面图来看时具有圆形的形状，并且η+源区22中的每个以与ρ本体21相类似的方式被布置成位于正六边形的各顶点处。ρ+区23形成在η+源区22内，以使其包括第一主表面20Α。P+区23包括诸如Al、 B的ρ型杂质，其浓度高于ρ本体21中包括的ρ型杂质的浓度。另外，ρ+区23被布置成与 η+源区22同心，并且当以二维平面图来看时具有圆形的形状，并且ρ+区23中的每个以与ρ 本体21和η+源区22相类似的方式被布置成位于正六边形的各顶点处。参照图1，MOSFET 1还包括作为绝缘膜的栅氧化物膜30、栅电极40、层间绝缘膜 50、源欧姆电极60、源线70和漏欧姆电极80。栅氧化物膜30被形成为接触第一主表面20Α，以从覆盖η+源区22表面的区域延伸到覆盖P本体21表面的区域(没有形成η+源区22的区域)和覆盖rTSiC层20表面的区域(没有形成P本体21的区域)。例如，栅氧化物膜30由二氧化硅(SiO2)制成。栅电极40被形成为接触栅氧化物膜30，以从覆盖η+源区22表面的区域延伸到覆盖ρ本体21表面的区域(没有形成η+源区22的区域)和覆盖rTSiC层20表面的区域 (没有形成P本体21的区域)。栅电极40由诸如多晶硅、Al的导体制成。源欧姆电极60形成在第一主表面20A上，接触η+源区22和ρ+区23。源欧姆电极60由诸如NiSi (硅化镍)的材料制成，该材料能够建立与η+源区22和ρ+区23的欧姆接触。源线70形成在第一主表面20Α上的源欧姆电极60上并与之接触。源线70由诸如A的导体制成。漏欧姆电极80形成为和在其上形成有rTSiC层20的主表面的相反的n+SiC衬底 10的主表面相接触。漏欧姆电极80由诸如NiSi的材料制成，该材料能够建立与n+SiC衬底10的欧姆接触，并且电连接到n+SiC衬底10。层间绝缘膜50设置在栅氧化物膜30以围绕栅电极40。层间绝缘膜50由诸如SW2 的绝缘体制成。因此，栅电极40和源线70彼此隔离。也就是说，当以二维平面来看时，在第一实施例中作为半导体器件的MOSFET 1分别包括η导电类型的SiC晶片15、被形成为包括SiC晶片15的第一主表面20Α的ρ导电类型的多个P本体21以及在由多个ρ本体21围绕的区域中形成的η导电类型的η+源区22。 当以二维平面来看时，ρ本体21具有圆形的形状，并且η+源区22被布置成与ρ本体21同心并且当以二维平面来看时具有圆形的形状。另外，当以二维平面来看时，多个P本体21 中的每个被布置成位于正六边形的各顶点处。以下描述MOSFET 1的操作。参照图1，当栅电极40具有不超过阈值的电压，即处于截止状态时，位于栅氧化物膜30和rTSiC层20正下方的ρ本体21被反向偏置，以进入非导通状态。当向栅电极40施加正电压时，在沟道区域21A中靠近接触ρ本体21中的栅氧化物膜30的部分形成反型层。结果，η+源区22和rTSiC层20彼此电连接，从而造成电流在源线70和漏欧姆电极80之间流动。现在参照图1至图14，描述制造第一实施例中的MOSFET 1的方法。图3、图4、图 6、图8至图14是对应于图1中的截面的横截面图。图5和图7是采用与图2中的情况相类似的方式从上面观察的第一主表面20A的平面图。
在本实施例的制造MOSFET 1的方法中，首先，执行制备衬底的步骤。具体来讲，参照图3，制备n+SiC衬底10，该n+SiC衬底10由例如六边形SiC制成，并且通过包括η型杂质而具有η导电类型。接着，执行形成ITSiC层20的步骤。具体来讲，参照图3，通过外延生长在n+SiC衬底10上形成rTSiC层20。例如，通过采用SiH4 (硅烷)和C3H8 (丙烷)作为源气体来执行外延生长。在此，例如，引入氮作为η型杂质。因此，可以形成rTSiC层20，其包括的η型杂质的浓度低于n+SiC衬底10中包括的η型杂质的浓度。接着，执行形成η+源区22的步骤。具体来讲，参照图3至图5，首先，例如，通过 CVD(化学气相沉积)在第一主表面20Α上形成由SiO2制成的氧化物膜。然后，将抗蚀剂涂布到氧化物膜，接着进行曝光和显影，以形成抗蚀剂膜，该抗蚀剂膜在与所期望的η+源区22 的布置和形状相对应的区域中具有开口。然后，例如，用该抗蚀剂膜作为掩模，通过RIE (反应离子蚀刻)部分地去除氧化物膜，以在n_SiC层20上形成由具有开口图案的氧化物膜形成的掩模层。此后去除抗蚀剂膜，然后用该掩模层作为掩模将离子注入到n—SiC层20中，以形成在rTSiC层20中具有圆形形状的η+源区22，使得当以二维平面来看时，η+源区22位于正六边形的每个顶点处。对于离子注入而言，例如，可以采用P作为η型杂质。接着，执行形成ρ本体21的步骤。可以通过如下所述的自对准工艺来形成ρ本体 21。具体来讲，首先，由用于形成η+源区22的氧化物膜形成的掩模层经受各向同性蚀刻，以各向同性地扩大掩模层的开口。然后，用该掩模层作为掩模将离子注入到rTSiC层20中， 以形成如图6和图7中所示的围绕η+源区22的ρ本体21。对于离子注入而言，例如，可以采用Al作为ρ型杂质。接着，执行形成ρ+区23的步骤。在该步骤中，首先，去除用于形成ρ本体21的掩模层。然后，采用与形成η+源区22类似的方式，形成由氧化物膜形成的掩模层，该掩模层具有与ρ+区23的布置和形状相对应的开口图案，以及采用该掩模层作为掩模将离子注入到rTSiC层20中。因此，在由η+源区22围绕的区域中形成当以二维平面来看时具有圆形形状的P+区23。对于离子注入而言，例如，可以采用A作为ρ型杂质。接着，执行激活退火步骤。具体来讲，加热在以上工艺中注入离子的rTSiC层20， 以激活所引入的杂质。接着，执行形成栅氧化物膜30的步骤。在该步骤中，参照图8和图9，将以上步骤中其中形成了离子注入区域的n_SiC层20热氧化。因此，由二氧化硅(SiO2)制成的栅氧化物膜30被形成为覆盖第一主表面20A。接着，执行形成栅电极40的步骤。在该步骤中，参照图9和图10，首先，在第一主表面20A上方形成抗蚀剂膜，该抗蚀剂膜具有与所期望的栅电极40的形状相对应的开口。 然后，例如，在第一主表面20A上方通过CVD形成多晶硅膜，抗蚀剂膜形成在第一主表面20A 上方。然后，连同抗蚀剂膜一起去除抗蚀剂膜上的多晶硅膜(剥离)，以形成栅电极40。接着，执行形成层间绝缘膜50的步骤，在该步骤中，首先，例如，通过CVD形成由 SiO2膜形成的层间绝缘膜50，以覆盖第一主表面20A，如图11所示。然后，例如，形成在所期望的区域中具有开口的抗蚀剂膜，并且采用该抗蚀剂膜作为掩模执行RIE，以在层间绝缘膜50中形成贯通孔。因此，如图12中所示，形成接触孔50A，该接触孔50A在厚度方向上穿过层间绝缘膜50，以暴露ρ+区23和η+源区22。采用这种工艺，完成围绕栅电极40的层间绝缘膜50。接着，执行形成源欧姆电极60和漏欧姆电极80的步骤。具体来讲，首先，在第一主表面20A上形成Ni膜，并且留下用于形成接触孔50A的抗蚀剂膜。然后，连同抗蚀剂膜一起去除抗蚀剂膜上的Ni膜，以留下通过层间绝缘膜50中形成的接触孔50A暴露的ρ+区 23和η+源区22接触的Ni膜。然后，加热并硅化该Ni膜，以完成由NiSi制成的源欧姆电极60 (参见图1 。另外，在其上形成有n_SiC层20的主表面的相反的n+SiC衬底10的主表面上，形成Ni膜，然后将该Ni膜硅化，以形成由NiSi制成的漏欧姆电极80 (参见图14)。 为了简化制造工艺，可以同时形成源欧姆电极60和漏欧姆电极80。接着，执行形成源线70的步骤。在这个步骤中，参照图14和图1，Al膜被形成为例如接触源欧姆电极60的表面以形成源线70。通过采用上述工艺，完成第一实施例中的 MOSFET 1。当通过在用于形成如上所述的η+源区22的掩模层上执行各向同性蚀刻来制备用于形成ρ本体21的掩模层时，如果P本体21和η+源区22具有常规的六边形形状，则用于形成ρ本体21的掩模的开口具有在顶点附近成圆形的形状，其造成实际形成的ρ本体21 的形状和应该与η+源区22同位相似形状的ρ本体21的设计形状之间的差异增大。这造成难以使所得的MOSFET的反向击穿电压稳定。相比之下，由于采用圆形形状作为以上MOSFET 1中的单元的平面形状，因此ρ本体21和η+源区22的平面形状是同心的圆形形状。因此，例如，即使如上所述采用自对准工艺来形成P本体21，在形成ρ本体21中掩模的开口形状和在形成η+源区22中掩模的开口形状可以容易地保持基本上彼此同位相似。因此，实际形成的P本体21的形状和应该与η+ 源区22同位相似形状的ρ本体21的设计形状之间的差异可以变小。以上的MOSFET 1因此是具有稳定反向击穿电压的M0SFET。此外，在采用圆形形状作为单元的平面形状的以上MOSFET 1中，沟道长度(图2 中围绕η+源区22的ρ本体21的厚度)在所有方向上都是基本上相同的。因此，抑制了诸如当采用常规的六边形单元时发生的形成无效沟道区域，由此显著增大沟道宽度。结果，降低了正向偏置期间每个单位面积的电阻，即，导通电阻。如上所述，MOSFET 1是实现稳定的反向击穿电压和降低的导通电阻的半导体器件。(第二实施例)现在参照图15，描述了作为本发明的另一个实施例的第二实施例。图15是从上面观察的图1中的第一主表面20Α的平面图，以及其对应于第一实施例中描述的图2。作为第二实施例中的半导体器件的MOSFET 1具有与以上第一实施例中的MOSFET 1基本上类似的结构，可以采用类似方式制造，并且具有类似效果。然而，第二实施例中的 MOSFET 1与第一实施例的不同之处在于，ρ本体21、η+源区22和ρ+区23的平面形状，即， 单元的平面形状。S卩，参照图15，在第二实施例的MOSFET 1中，当以二维平面来看时，ρ本体21具有正八边形的形状。另外，η.源区22和ρ+区23被布置成使得它们的质心与ρ本体21的质心重合并且当以二维平面来看时具有与P本体21同位相似的形状。在第二实施例的MOSFET 1中，由于采用正八边形形状作为单元的平面形状，因此
9P本体21和η+源区22的平面形状是正八边形形状且质心重合。这导致由边形成的角度大于采用常规的六边形单元时形成的角度。因此，即使例如第一实施例中一样采用自对准工艺来形成P本体21，在形成ρ本体21中掩模开口的形状和在形成η+源区22中掩模开口的形状可以容易地保持为基本上彼此同位相似。因此，实际形成的P本体21的形状和应该与 η+源区22同位相似形状的ρ本体21的设计形状之间的差异可以变小。第二实施例中的 MOSFET 1因此是具有稳定反向击穿电压的M0SFET。此外，在其中采用正八边形形状，S卩比常规形状更圆形的形状作为单元的平面形状的以上MOSFET 1中，取决于方向的沟道长度的变化变得更小。因此，抑制了诸如当采用常规的六边形单元时发生的形成无效沟道区域，由此显著增大沟道宽度。结果，降低了正向偏置期间每个单位面积的电阻，即，导通电阻。如上所述，第二实施例中的MOSFET 1是实现稳定的反向击穿电压和降低的导通电阻的半导体器件。(第三实施例)现在，参照图16和图17，描述了作为本发明的又一个实施例的第三实施例。图16 是沿着图17中B-B'线截取的横截面图。图17是从上方观察的JFET 2的横截面图，其是在包括图16中的第一主表面120Α的平面上切割出来的。作为第三实施例中的半导体器件的JFET 2在单元的平面形状和布置方面与第一实施例中的结构具有类似的结构，并且具有类似的效果。引入到各个区域、电极的杂质等还可以包括与第一实施例中的元素类似的元素。具体来讲，第三实施例中的JFET 2包括作为η导电类型的衬底的、由SiC制成的 n+SiC衬底10、作为η导电类型的半导体层的rTSiC层20、作为ρ导电类型的本体区域的ρ 本体121、η导电类型的沟道层190、ρ导电类型的栅区域200、作为η导电类型的载流子供应区域的η+源区122和作为ρ导电类型的高浓度的第二导电类型区域的ρ+区123。n+SiC 衬底110和rTSiC层120形成作为η导电类型的半导体晶片的SiC晶片115。n+SiC衬底 110、rTSiC层120和ρ本体121分别对应于第一实施例中的n+SiC衬底10、rTSiC层20和 ρ本体21，并且具有类似的结构。参照图17，形成多个ρ本体121，当以二维平面来看时，ρ 本体121的每个具有圆形形状。另外，当以二维平面来看时，ρ本体121中的每个被布置成位于正六边形的各顶点处。沟道层190形成在其上形成有n+SiC衬底110的主表面的相反的rTSiC层120的第一主表面120A上，并且从形成有ρ本体121的区域的表面延伸到没有形成ρ本体121的区域的表面。栅区域200被设置成接触沟道层190，以在沟道层190上延伸。η+源区122具有接触ρ本体121、沟道层190和栅区200的厚度的外围表面，被布置成与P本体121同心并且当以二维平面来看时具有圆形形状，并且以与P本体121类似的方式，η+源区122中的每个被布置成位于正六边形的各顶点处。P+区123被形成为由η+源区122围绕，被布置成与η+源区122同心，并且当以二维平面来看时具有圆形的形状，并且以与P本体121和η.源区122类似的方式，ρ+区123 中的每个被布置成位于正六边形的各顶点处。参照图16，JFET 2还包括栅电极140、层间绝缘膜150、源欧姆电极160、源线170 和漏欧姆电极180。
栅电极140被形成为与栅区域200接触，以从面对ρ本体的、其间插入栅区域200 和沟道层190的区域延伸到没有面对ρ本体121的区域。源欧姆电极160形成为接触n+源区122和p+区123。源线170形成在源欧姆电极160上并与之接触。漏欧姆电极180形成为与在其上形成有rTSiC层120的主表面的相反的n+SiC衬底110的主表面相接触。层间绝缘膜150被设置在源欧姆电极160、源线170和栅电极140之间，以围绕栅电极140。因此，栅电极140和源线170、源欧姆电极160彼此隔离。也就是说，当以二维平面来看时，作为第三实施例中的半导体器件的JFET 2分别包括η导电类型的SiC晶片115、形成为包括SiC晶片115的第一主表面120Α的ρ导电类型的多个P本体121以及由多个ρ本体121围绕的区域中形成的η导电类型的η+源区122。 当以二维平面来看时，ρ本体121具有圆形形状，并且η+源区122被布置成与ρ本体121同心，并且当以二维平面来看时具有圆形形状。另外，当以二维平面来看时，多个P本体121 中的每个本体121被布置成位于正六边形的各顶点处。接下来描述JFET 2的操作。根据操作存在常关型JFET和常开型JFET，并且其中之一可以通过调节沟道层190的厚度和杂质浓度来选择。在此，描述了常开型的JFET 2。参照图16，当栅电极140具有的电势与源线170的电势相同时，夹在栅电极140和 P本体121之间的沟道层190中的区域没有完全耗尽，使得源线170和漏欧姆电极180通过源欧姆电极160、η+源区122、沟道层190、n_SiC层120和n+SiC衬底110彼此电连接。因此，在源线120和漏欧姆电极180上施加电压会造成电流在源线170和漏欧姆电极180之间流动。当栅电极140的电势相对于源线170的电势降低时，夹在栅电极140和ρ本体121 之间的沟道层190中区域的耗尽进行，造成η+源区122和rTSiC层120之间的电截止。因此，在源线170和漏欧姆电极180上施加电压不会造成电流流动。现在，参照图16至图观，描述了制造第三实施例中的JFET 2的方法。图18至图 28是对应于图16中的横截面的横截面图。在本实施例的制造JFET 2的方法中，首先，执行制备n+SiC衬底110的步骤和形成rTSiC层120的步骤。可以采用与第一实施例类似的方式执行这些步骤。因此，如图18 中所示，完成具有在n+SiC衬底110上形成的rTSiC层120的SiC晶片115。接着，执行形成P本体121的步骤。在这个步骤中，首先，形成由氧化物膜形成的掩模层，该掩模层具有与所期望的P本体121的形状相对应的开口。然后，采用该掩模层作为掩模来注入离子，以形成具有圆形平面形状的P本体121，如图19中所示。接着，执行形成沟道层190的步骤。具体来讲，参照图20，例如，通过外延生长在第一主表面120A上形成包括η型杂质的沟道层190。接着，执行形成η+源区122的步骤和形成P+区123的步骤。具体来讲，参照图20 和图21，首先，通过蚀刻来部分地去除沟道层190。因此，通过沟道层190来暴露具有圆形形状的P本体121的中心部分。接着，参照图21和图22，分别形成具有与η.源区122和ρ+ 区123相对应的开口的掩模层，并且采用与形成ρ本体121类似的方式顺序地注入离子，以形成η+源区122和ρ+区123。接着，执行形成栅区200的步骤。在这个步骤中，参照图23，形成掩模层，该掩模层具有对应于剩余沟道层190的开口，在以上形成η+源区122和ρ+区123的步骤中没有注入离子，并且用该掩模层作为掩模来注入离子。因此，形成其中引入了 P型杂质的栅区200。接着，执行激活退火步骤。在这个步骤中，加热其中在以上工艺中注入离子的区域，以激活所引入的杂质。接着，执行形成栅电极40的步骤。在这个步骤中，参照图23和图Μ，形成具有与所期望的栅电极140的形状相对应的开口的抗蚀剂膜，然后，例如通过CVD形成多晶硅膜。 然后，连同抗蚀剂膜一起去除抗蚀剂膜上的多晶硅膜，以形成栅电极140。接着，执行形成层间绝缘膜150的步骤。在这个步骤中，首先，例如由SiO2膜形成的层间绝缘膜150被形成为完全覆盖第一主表面120Α上方的区域，如图25中所示。然后， 在形成在所期望的区域中具有开口的抗蚀剂膜之后，用该抗蚀剂膜作为掩模来执行RIE，以在层间绝缘膜150中形成贯通孔。因此，如图沈中所示，形成接触孔150Α，该接触孔150Α 在厚度方向上穿过层间绝缘膜150，以暴露ρ+区123和η+源区122。通过采用这个工艺，完成围绕栅电极140的层间绝缘膜150。接着，执行形成源欧姆电极160和漏欧姆电极180的步骤。具体来讲，在第一主表面120Α上形成Ni膜，留下用于形成接触孔150Α的抗蚀剂膜。然后，连同抗蚀剂膜一起去除抗蚀剂膜上的Ni膜，以留下接触通过在层间绝缘膜150中形成的接触孔150Α暴露的ρ+ 区123和η+源区122的Ni膜。然后，将Ni膜加热并且硅化，以完成由NiSi制成的源欧姆电极160，如图27中所示。另外，在其上形成有rTSiC层120的主表面的相反的n+SiC衬底 110的主表面上形成Ni膜，并且该Ni膜硅化，以形成由NiSi制成的漏欧姆电极180，如图 28中所示。为了简化制造工艺，可以同时形成源欧姆电极160和漏欧姆电极180。接着，执行形成源线170的步骤。在这个步骤中，参照图观和图16，例如，A膜被形成为与源欧姆电极160的表面接触，以形成源线170。采用上述的工艺，完成第三实施例中的JFET 2。在本实施例的JFET 2中，以与第一实施例中的MOSFET 1类似的方式，采用圆形形状作为单元的平面形状。因此，JFET 2是实现稳定的反向击穿电压和降低的导通电阻的半导体器件。虽然在以上的第三实施例中采用圆形形状作为单元的平面形状，但是可以用具有七个或更多个顶点的、诸如第二实施例中的正八边形形状的正多边形形状或者具有甚至更多顶点的、诸如具有二十个或更多个顶点的正多边形形状的多边形形状来替代圆形形状。另外，虽然MOSFET和JFET被描述为在以上实施例中的根据本发明的半导体器件的实例，但是根据本发明的半导体器件不限于此，而是例如可以为IGBT。此外，虽然在以上实施例中根据本发明的半导体器件中，衬底和半导体层由SiC制成，但是根据本发明的半导体器件同样不限于此。可以采用Si作为根据本发明的半导体器件的衬底和用于半导体层的材料，或者可以采用诸如GaN(氮化镓)的宽带隙半导体。应该理解，本文公开的这些实施例是示例性的并且在每个方面都是非限制性的。 本发明的范围由权利要求书的条目而非以上的描述来限定，并且旨在包括在等价于权利要求书的条目的范围和含义内的任何更改。工业可应用性根据本发明的半导体器件有利地可特别应用于需要具有稳定的反向击穿电压和
12降低的导通电阻的半导体器件。附图标记的描述1 MOSFET ；2 JFET ； IOU10 n+SiC 衬底；15、115 SiC 晶片；20、120 rTSiC 层；20A、 120A第一主表面；21、121 ρ本体；21A沟道区；22、122 n+源区；23 123 p+区；30栅氧化物膜；40、140栅电极；50、150层间绝缘膜；50A、150A接触孔；60、160源欧姆电极；70、 170源线；80、180漏欧姆电极；190沟道层；200栅区。
权利要求
1.一种半导体器件(1、2)，其包括 第一导电类型的半导体晶片(15、115)；第二导电类型的多个本体区域(21、121)，所述多个本体区域01、121)被形成为包括第一主表面(20A、120A)，所述第一主表面Q0AU20A)是所述半导体晶片(15、115)的一个主表面；以及第一导电类型的载流子供应区域02、12 ，当以二维平面来看时，所述载流子供应区域02、122)分别形成在由所述多个本体区域01、121)围绕的区域中， 当以二维平面来看时，每个所述本体区域01、121)具有圆形形状， 当以二维平面来看时，每个所述载流子供应区域02、12 被布置成与每个所述本体区域01、121)同心并且具有圆形形状，并且当以二维平面来看时，每个所述多个本体区域01、121)被布置成位于正六边形的各顶点。
2.根据权利要求1所述的半导体器件(1、2)，其中， 所述半导体晶片(15、115)由宽带隙半导体制成。
3.根据权利要求1所述的半导体器件(1、2)，其中， 所述半导体晶片(15、115)由碳化硅制成。
4.根据权利要求1所述的半导体器件(1、2)，其中， 所述半导体晶片(15、115)由氮化镓制成。
5.一种半导体器件(1、2)，其包括 第一导电类型的半导体晶片(15、115)第二导电类型的多个本体区域(21、121)，所述多个本体区域01、121)被形成为包括第一主表面(20A、120A)，所述第一主表面Q0AU20A)是所述半导体晶片(15、115)的一个主表面；以及第一导电类型的载流子供应区域02、12 ，当以二维平面来看时，所述载流子供应区域02、122)分别形成在由所述多个本体区域01、121)围绕的区域中，当以二维平面来看时，所述本体区域01、121)中的每个具有正多边形的形状，所述正多边形具有七个或更多个顶点，当以二维平面来看时，每个所述载流子供应区域02、12 被布置成使得其质心与每个所述本体区域01、121)的质心相一致，并且具有与每个所述本体区域01、121)同位相似的形状，以及当以二维平面来看时，每个所述多个本体区域01、121)被布置成位于正六边形的各顶点。
6.根据权利要求5所述的半导体器件(1、2)，其中， 所述半导体晶片(15、115)由宽带隙半导体制成。
7.根据权利要求5所述的半导体器件(1、2)，其中， 所述半导体晶片(15、115)由碳化硅制成。
8.根据权利要求5所述的半导体器件(1、2)，其中， 所述半导体晶片(15、115)由氮化镓制成。
全文摘要
本发明提供了一种MOSFET，该MOSFET能够实现为稳定的反向击穿电压以及降低的导通电阻，当以二维平面来看时，其分别包括n导电类型的SiC晶片、被形成为包括SiC晶片的第一主表面(20A)的p导电类型的多个p本体(21)和形成在由多个p本体(21)围绕的区域中的n导电类型的n+源区(22)。当以二维平面来看时，每个p本体(21)具有圆形形状，并且每个n+源区(22)被布置成与每个p本体(21)同心并且当以二维平面来看时具有圆形形状。当以二维平面图来看时，多个p本体(21)的每个被布置成位于正六边形的各顶点。
文档编号H01L29/78GK102165595SQ201080002761
公开日2011年8月24日 申请日期2010年5月12日 优先权日2009年8月18日
发明者增田健良, 穗永美纱子 申请人:住友电气工业株式会社