专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，更具体而言，涉及一种嵌入不同类型的存储器的半导体存储器件。
背景技术：
随着移动和数字信息通信及家用电器业的快速发展，预期先前对基于电子电荷控制的器件的研究遇到了问题。为此，现已需要针对不同于现有电子电荷器件的具有新概念的新型功能性存储器件进行研究。更具体而言，需要开发具有高容量、超高速和低功耗的下一代存储器件，以满足对主流信息电器的高容量存储的需求。近来，已提出集成了多功能存储器件的嵌入式的半导体器件，并且已经开发这些半导体器件来增强存储器件相互之间的优势，并弥补存储器件相互之间的劣势。作为多功能的半导体存储器件，目前常见的是如图1所示的结合了快闪存储器 “A”和电阻元件“B”的半导体存储器件。一个快闪存储器与一个电阻元件被组合而构成半导体存储器件的存储单元。此处，快闪存储器“A”包括形成在半导体衬底10上的层叠栅结构，以及形成在半导体衬底10中位于层叠栅结构两侧的源极4 和漏极45b。层叠栅结构可以由具有隧穿绝缘层15、电荷存储层(或电荷陷阱层)20、阻挡层25、控制栅极30和硬掩模层35的层叠层形成。绝缘间隔件40可以被设置在栅层叠结构的侧壁上。源极4 经由第一接触插塞60与源极互连部70电连接，而漏极45b经由第二接触插塞65与位线75连接。正如已知的，快闪存储器“A”基于施加到控制栅极30、源极互连部70和位线75的电压而对电荷存储层20中的电荷进行编程和擦除。另一方面，电阻元件“B”被设置在快闪存储器“A”的层叠栅结构上。电阻元件“B” 包括其电阻基于提供给其的电压或电流而改变的电阻材料50，以及选择性地向电阻材料 50提供电流的开关55。使用第一接触插塞60和第二接触插塞65作为向电阻材料50提供电流的电极。当开关55被驱动时，电阻元件“B”基于第一接触插塞60与第二接触插塞65之间的电压差来储存数据“ 0 ”或“ 1”。然而，由于电阻元件“B”形成在快闪存储器“A”上，因此多功能半导体存储器件会导致下列问题。现有的电阻元件“B”被设置在第一接触插塞60与第二接触插塞65之间，以利用第一接触插塞60和第二接触插塞65作为电极。因此，不可能针对电极选择适于电阻元件页
“B”的特性的最佳材料，而是必须使用第一接触插塞60和第二接触插塞65的材料作为电极。此外，由于必须在第一接触插塞60与第二接触插塞65之间设置电阻元件B，因此不可能将电阻元件“B”的厚度(宽度)延长超过栅电极的线宽(或第一接触插塞60与第二接触插塞65之间的距离)，这使得对于改变电阻元件B的尺寸而言是有限制的。并且，额外地需要开关55来驱动电阻元件“B”，并且开关55还必须被插入在第一接触插塞60与第二接触插塞65之间的空间中，这使得电阻元件“B”的厚度受到了进一步的限制。另外，电阻元件“B”和开关55只能被形成在有限的空间中，这使得制造工艺变得复杂。
发明内容
根据示例性实施例的一个方面，一种半导体存储器件包括形成在半导体衬底上的第一存储器件，所述第一存储器件包括源极、漏极和第一存储单元；与第一存储器件的漏极连接的第二存储器件，所述第二存储器件包括第二存储单元；以及位线，所述位线与第二存储器件连接。根据另一个示例性实施例的另一个方面，一种半导体存储器件包括字线；位线， 所述位线与字线交叉；第一存储器件，所述第一存储器件响应于字线的信号而将数据储存到第一存储单元中；以及第二存储器件，所述第二存储器件连接在第一存储器件的输出端子与位线之间，并且包括响应于第一存储器件的驱动来执行数据储存的第二存储单元。根据另一个示例性实施例的另一个方面，一种半导体存储器件包括第一存储器件，所述第一存储器件包括第一存储单元；以及第二存储器件，所述第二存储器件与第一存储器件电连接，并且包括第二存储单元。所述半导体存储器件被配置为响应于字线的信号来驱动第一存储器件，根据向第一存储器件提供写入电压而将数据储存到第一存储单元中，并且基于第一存储器件的输出电压与数据电压之间的差而将数据储存到第二存储单元中。以下在“具体实施方式
”部分描述这些及其他的特征、方面和实施例。
结合附图，由以下的具体描述可以更加清晰地理解本发明的主题的前述的和其他的方面、特征及其他的优点，其中图1是现有的半导体存储器件的示意性剖面图；图2是根据本发明的一个示例性实施例的半导体存储器件的示意性剖面图；图3是根据本发明的一个示例性实施例的半导体存储器件的单位存储单元的等效电路图；图4A和图5A是说明根据本发明的一个示例性实施例的第一存储器件的写入驱动的半导体存储器件的剖面图；图4B和图5B是示出根据本发明的一个示例性实施例的第一存储器件的写入驱动中阈值电压的变化的图6是说明根据本发明的一个示例性实施例的第二存储器件的写入驱动的半导体存储器件的剖面图；图7是说明根据本发明的一个示例性实施例的第一存储器件和第二存储器件的读取驱动的半导体存储器件的剖面图；以及图8是示出依照根据本发明的一个示例性实施例的半导体存储器件的读取电压的电阻分布的图。
具体实施例方式本文结合剖面图来描述示例性的实施例，所述剖面图是示例性实施例(和中间结构)的示意图。据此，可预期到由于例如制造技术和/或公差而造成与所示形状的偏差。由此，示例性实施例不应被解释为限于这里所示区域的特定形状，而是可能包括由于例如制造而造成的在形状上的偏差。在附图中，为了清晰的缘故可以将层和区域的长度及尺寸夸大。附图中相似的附图标记代表相似的元件。也可理解的是当一个层被称为在另一层或衬底“上”时，其可以是直接在所述另一层或衬底上，或者也可以存在插入层。 下面将参照附图描述本发明的示例性实施例。图2是根据本发明的示例性实施例的半导体存储器件的示意剖面图。参见图2，根据一个示例性实施例的半导体存储器件包括第一存储器件“AA”，所述第一存储器件“AA”包括第一存储单元；以及第二存储器件“BB”，所述第二存储器件“BB” 包括第二存储单元。第一存储器件“AA”和第二存储器件“BB”可以是相互不同类型的存储器件。第一存储器件“AA”可以是形成在半导体衬底100上的快闪存储器，并且所述快闪存储器包括形成在半导体衬底100上的层叠栅结构“G”，以及形成在半导体衬底100中位于层叠栅结构“G”两侧的源极14 和漏极14恥。此处，层叠栅结构“G”包括隧穿绝缘层105、电荷存储层(或电荷陷阱层)110、阻挡层115以及控制栅极120。此外，层叠栅结构“G”还可以包括硬掩模层125，所述硬掩模层 125用于在控制栅极120上的精细图案化和自对准接触。已知的是，隧穿绝缘层105可以形成得足够薄，以易于在半导体衬底100与电荷存储层(或电荷陷阱层)110之间产生电荷的隧穿，同时保持在两种介质之间的绝缘。电荷存储层(或电荷陷阱层)110由多晶硅层、硅点(silicon dot)和金属点中的至少任意之一形成。电荷存储层(或电荷陷阱层)110不与任何电信号连接，并且是基于控制栅极的电压和体电压而对电荷进行编程及擦除的快闪存储器的实质存储单元。源极14 和漏极14 以结形态在层叠栅结构“G”的两侧形成在半导体衬底100 中。源极14 经由第一接触插塞150而与源极互连部155连接，并且例如接地电压被施加到源极互连部155。漏极14 电连接至第二接触插塞160。第一接触插塞150和第二接触插塞160可以由相同的材料或不同的材料形成。第一接触插塞150和第二接触插塞160可以由具有良好的间隙填充性能的导电层形成，例如由掺杂的多晶硅层、钨金属层或钛金属层等形成。第二接触插塞160可以具有比第一接触插塞150高的高度，以提供互连部之间容易的绝缘。绝缘间隔件130形成在栅结构“G”的两个侧壁上。绝缘间隔件130可以起到如下作用将源极14 和漏极14 形成为轻掺杂漏极(LDD)型，并且将第一接触插塞150和第二接触插塞160连同硬掩模层125 —起形成为自对准接触型。另一方面，第二存储器件“BB”形成在第一存储器件“AA”的第二接触插塞160上。 第二存储器件“BB”可以是可变电阻元件或磁性元件。可以使用自旋力矩转移随机存取存储器(STT-RAM)、磁性RAM(MRAM)、聚合物RAM(PoRAM)或相变RAM(PCRAM)作为第二存储器件“BB”。所述可变电阻元件或磁性元件可以包括顺序地层叠的第一电极165、存储单元170 和第二电极175。第一电极165和第二电极175是由不同于第一接触插塞150和第二接触插塞160的另外的层形成的，从而可以通过选择具有良好的电传输特性的金属层来形成它们。在示例性的实施例中，使用钼(Pt)作为第一电极165和第二电极175。但是并不局限于此。考虑到存储单元170的电特性，可以使用各种金属层或导电层——例如，铝(Al)、钌 (Ru)、铱(Ir)、镍(Ni)、氮化钛(TiN)、钛(Ti)、钴(Co)、铬(Cr)、钨(W)、铜(Cu)、锆(Zr)、铪 (Hf)或其化合物——用作第一电极165和第二电极175。存储单元170可以是如下的材料层其电阻或磁性电阻比(magnetic resistance ratio)由施加到第一电极165和第二电极175的电压和电流来改变。可以使用基于钙钛矿的材料例如STO(SrTiO)、PCMO(PrCaMnO)和GST(GeSbTe)，或过渡金属氧化物例如NiO、 TiO2、HfO、Nb2O5、ZnO、ZrO2、WO3、CoO或MnA作为可变电阻材料。至于磁性器件材料，可以使用Fe、Co、Ni、NiFe, CoFe或Coi^eB。此外，也可以将存储单元170以层型形成在第一电极 165上，从而可以将存储单元170形成在相应材料的多层中，并且可以由设计者自由地改变存储单元170的厚度。此外，第一电极165、存储部分170和第二电极175被图案化以确定所述可变电阻元件或磁性元件的线宽，而不影响其他的器件。因此，所述可变电阻元件或磁性元件的线宽并不受第一存储器件“AA”的层叠栅结构“G”的线宽的限制。位线185形成在作为第二存储器件“BB”的可变电阻元件或磁性元件上。位线185 与第二电极175电连接。具有以上配置的半导体存储器件的单位存储单元的等效电路如下。如图3所示，示例性的实施例的半导体存储器件可以配置有响应于字线mi)的信号而被驱动的第一存储器件“AA”，以及借助于第一存储器件“AA”的输出电压与位线BLO或 BLl之间的电压差(或电流差)来储存数据的第二存储器件“BB”。为快闪存储器的第一存储器件“AA”包括与字线Wi)连接的控制栅极、与接地电压连接的源极、与第二存储器件“BB”连接的漏极。为可变电阻元件的第二存储器件“BB”连接在位线BL与第一存储器件“AA”的漏极之间。此外，字线Wi)与位线BLO和BLl被设置为大体上相互交叉。下面将详细描述单位存储单元的驱动。第一存储器件的写入驱动参见图4A和图4B，为了将电荷编程到为第一存储器件“AA”的存储单元(下文称之为第一存储单元)的电荷存储层(或电荷陷阱层)110中，在第一存储器件“AA”的源极 145a与漏极14 之间已经产生沟道的情况下，将高电压Vhigh施加到控制栅极120作为栅电压Vg，并且将OV的反偏压Vb施加到半导体衬底100。然后，形成在源极14 与漏极14 之间的沟道的电荷朝着电荷存储层(或电荷陷阱层)110隧穿。据此，第一存储器件“AA”中的沟道区的阈值电压Vt升高，使得根据与第一存储单元相对应的电荷存储层(或电荷陷阱层)110的电荷存储类型，沟道电阻变高。 此处，在图4B中，X轴表示控制栅电压Vg，Y轴表示漏电流Id。另一方面，如图5A和图5B所示，如果将高电压Vhigh’施加到半导体衬底100作为反偏压Vb，并将OV的电压施加到控制栅极120，则储存在电荷存储层(或电荷陷阱层)110 中的电荷朝着沟道隧穿。据此，第一存储器件“AA”的阈值电压Vt变低，使得根据第一存储单元(电荷存储层)110的电荷储存类型的沟道电阻变低。据此，可以仅借助于第一存储器件“AA”来执行2比特或更多比特的写入。第二存储器件的写入驱动当写入数据到第二存储器件“BB”的第二存储单元170时，在如图6所示的在源极 14 与漏极14 之间已形成沟道的情况下，借助于从源极互连部155传送的漏极电压与位线185的电压之间的电压差(电流量)而将数据写入第二存储单元170，例如可变电阻材料层或磁性器件层170。由此，将大于阈值电压Vt的电压施加到控制栅极120，以在源极14 与漏极14 之间形成沟道。之后，分别将源极电压(接地电压)Vs和数据电压Vd施加到源极互连部 155和位线185。然后，经由源极互连部155而施加的电压(或电流)经由沟道以及第一存储器件“AA”的漏极14 而被传送到第二存储单元170。为可变电阻元件或磁性元件的第二存储单元170具有根据第一电极165与第二电极175之间的电压差(或电流量)而为高或低的电阻。此处，可以借助于第二存储单元170的材料特性来改变用于高或低电阻的电压差(或电流量)。第一存储器件和第二存储器件的读取驱动根据示例性实施例的半导体存储器件通过将第一存储单元110与第二存储单元 170的电阻值相加来读取数据状态。首先，如图7所示，经由控制栅极120施加大于阈值电压Vt并小于饱和电压Vsat 的栅电压(vt < Vg < Vsat)，以在快闪存储器的源极14 与漏极14 之间形成沟道。然后，分别向源极互连部155和位线185施加合适的电压，以改变第一存储单元 110和第二存储单元170的电阻，由此读出各个数据。以下的表I示出根据第一存储单元110和第二存储单元170的电阻而得到的半导体存储器件的电流量，并且可以基于所述电流量将数据分类。(表 I)
第一存储单元的电阻第二存储单元的电阻混合器件的总电流量的顺序^
~1& 1
1 2 ~ S3
尚尚4
9
参见表I，第一存储单元110的电阻表示根据电荷存储层(或电荷陷阱层)110的电荷而得到的快闪存储器的沟道电阻，并且第二存储单元170的电阻表示可变电阻材料层或磁性元件层170的电阻。此处，第二电流量和第三电流量在电流量顺序上可以根据第一存储器件“AA”和第二存储器件“BB”的驱动能力的强度而改变。也就是说，如果第一存储器件“AA”的驱动能力大，则意味着电流量顺序可能取决于第一存储器件“AA”的电阻。根据表I，第一存储器件“AA”和第二存储器件“BB”分别使能至少2比特的驱动。 如图8所示，根据读取电压Vread，从电阻分布中可以有总共四种电阻分布(00)、(01)、(10) 和(11)。因此，本发明的半导体存储器件可以通过第一存储器件和第二存储器件的组合而实现至少8比特。此处，Vreadl、Vread2和Vread3可以是用于区分低或高的验证电压。在示例性的实施例中，当读取数据时，半导体存储器件被配置为必须反映快闪存储器的沟道电阻、即第一存储单元的电阻，使得不需要设置额外的开关，而沟道其自身就作为开关。据此，通过两个存储器件的组合可以实现多比特，并且可以避免开关制造过程，使得可以简化器件的配置以及器件制造工艺。根据如上所述的发明，在集成了不同类型的存储器件的多功能半导体存储器件中，可变电阻元件或磁性元件形成在快闪存储器的漏极与位线之间。据此，可以独立于快闪存储器而制造可变电阻元件，使得对可变电阻元件的材料、 尺寸和形状没有限制。此外，可以通过对示例性实施例的两个存储器件的组合根据快闪存储器的沟道电阻而储存不同比特的数据，使得可以在不需要额外的开关器件的情况下实现多比特。在示例性的实施例中，将电荷俘获在多晶硅层中的快闪存储器被举例说明为第一存储器件“AA”，但其并非局限于此。可以使用包括电荷陷阱层例如氮化硅层、金属点层或硅点层的快闪存储器作为第一存储器件“AA”。虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的器件和方法不应当限于描述的实施例。确切地说，本文所述的器件和方法应当仅根据所附权利要求书并结合以上说明书和附图来限定。
权利要求
1.一种半导体存储器件，包括形成在半导体衬底上的第一存储器件，所述第一存储器件包括源极、漏极和第一存储单元；与所述第一存储器件的漏极连接的第二存储器件，所述第二存储器件包括第二存储单元；以及位线，所述位线与所述第二存储器件连接。
2.如权利要求1所述的半导体存储器件，其中所述第一存储器件包括快闪存储器。
3.如权利要求2所述的半导体存储器件，其中所述快闪存储器件包括隧穿绝缘层，所述隧穿绝缘层在所述源极和所述漏极之间形成在半导体衬底上； 形成在所述隧穿绝缘层上的所述第一存储单元； 阻挡层，所述阻挡层形成在所述第一存储单元上；以及控制栅极，所述控制栅极形成在所述阻挡层上。
4.如权利要求3所述的半导体存储器件，其中所述第一存储单元包括多晶硅层、氮化硅层、硅点和金属点中的至少任意一个。
5.如权利要求3所述的半导体存储器件，还包括字线，所述字线向所述控制栅极施加用于驱动所述快闪存储器的电压；以及源极互连部，所述源极互连部向所述源极施加电压。
6.如权利要求5所述的半导体存储器件，还包括第一接触插塞，所述第一接触插塞形成在所述源极与所述源极互连部之间；以及第二接触插塞，所述第二接触插塞形成在所述漏极与所述第二存储器件之间。
7.如权利要求1所述的半导体存储器件，其中所述第二存储器件是可变电阻元件或磁性元件。
8.如权利要求7所述的半导体存储器件，其中所述第二存储器件包括 第一电极，所述第一电极与所述漏极电连接；形成在所述第一电极上的所述第二存储单元；以及第二电极，所述第二电极形成在所述第二存储单元上并与所述位线电连接。
9.如权利要求8所述的半导体存储器件，其中在所述第二存储器件是可变电阻元件的情况下，所述可变电阻元件的第二存储单元包括如下材料所述材料的电阻由所述第一电极与所述第二电极之间的电压差或电流量来改变。
10.如权利要求8所述的半导体存储器件，其中在所述第二存储器件是磁性元件的情况下，所述磁性元件的第二存储单元包括如下材料所述材料的磁性电阻比由所述第一电极与所述第二电极之间的电压差或电流量来改变。
11.如权利要求8所述的半导体存储器件，其中所述第二存储器件具有与所述第一存储器件的线宽相独立的线宽。
12.如权利要求6所述的半导体存储器件，其中所述第二接触插塞具有与所述第一接触插塞不同的高度。
13.一种半导体存储器件，包括 字线；位线，所述位线被设置为与所述字线交叉；第一存储器件，所述第一存储器件响应于所述字线的信号而将数据储存到第一存储单元中；以及第二存储器件，所述第二存储器件连接在所述第一存储器件的输出端子与所述位线之间，并且包括响应于所述第一存储器件的驱动来执行数据存储的第二存储单元。
14.如权利要求13所述的半导体存储器件，其中所述第一存储器件包括栅极，所述栅极形成在半导体衬底上以包括所述第一存储单元并且与所述字线连接； 源极，所述源极在所述栅极的一侧形成在所述半导体衬底中；以及漏极，所述漏极在所述栅极的另一侧形成在所述半导体衬底中，并且与所述第二存储器件电连接。
15.如权利要求14所述的半导体存储器件，其中所述第一存储单元包括多晶硅层、氮化硅层、硅点和金属点中的至少任意一个。
16.如权利要求14所述的半导体存储器件，其中所述栅极包括 隧穿绝缘层，所述隧穿绝缘层形成在所述半导体衬底上；电荷存储层或电荷陷阱层，所述电荷存储层或电荷陷阱层形成在所述隧穿绝缘层上； 阻挡层，所述阻挡层形成在所述电荷存储层或电荷陷阱层上；以及控制栅极，所述控制栅极形成在所述阻挡层上。
17.如权利要求14所述的半导体存储器件，其中所述第二存储器件包括 第一电极，所述第一电极与所述第一存储器件的漏极连接；形成在所述第一电极上的所述第二存储单元；以及第二电极，所述第二电极形成在所述第二存储单元上并与所述位线电连接。
18.如权利要求17所述的半导体存储器件，其中所述第二存储单元包括如下材料所述材料的电阻或磁性电阻比由所述第一电极与所述第二电极之间的电压差或电流量来改变。
19.一种半导体存储器件，包括第一存储器件，所述第一存储器件包括第一存储单元；以及与所述第一存储器件电连接的第二存储器件，所述第二存储器件包括第二存储单元； 其中所述半导体存储器件被配置为响应于字线的信号来驱动所述第一存储器件，通过向所述第一存储器件提供写入电压而将数据储存到所述第一存储单元中，并且借助于所述第一存储器件的输出电压与数据电压之间的电压差而将数据储存到所述第二存储单元中。
20.如权利要求19所述的半导体存储器件，其中所述第一存储器件是快闪存储器，并且被配置为借助于施加到所述快闪存储器的控制栅极的电压与施加到所述快闪存储器的本体的电压之间的差而将数据储存到所述第一存储单元中。
21.如权利要求20所述的半导体存储器件，其中所述第二存储器件是可变电阻元件或磁性元件，并且被配置为借助于所述快闪存储器的漏极的电压与从位线提供的所述数据电压之间的差而将所述数据储存到所述第二存储单元中。
22.如权利要求21所述的半导体存储器件，其中在所述第一存储器件中已经形成沟道的情况下，所述数据被储存到所述第二存储器件中。
23.如权利要求22所述的半导体存储器件，其中储存在所述第一存储单元中的数据以及储存在所述第二存储单元中的数据被读取。
24.如权利要求23所述的半导体存储器件，其中在所述第一存储器件已被驱动的情况下，根据所述第一存储单元和所述第二存储单元的相加电阻通过电流量来读取所述数据的电平。
全文摘要
本发明公开了一种半导体存储器件，包括形成在半导体衬底上的第一存储器件，所述第一存储器件包括第一存储单元、源极和漏极；位线，所述位线向第一存储器件的漏极提供数据信号；以及形成在位线与漏极之间的第二存储器件，所述第二存储器件包括第二存储单元。
文档编号H01L27/24GK102456695SQ20111003894
公开日2012年5月16日 申请日期2011年2月16日 优先权日2010年10月14日
发明者成敏圭, 金叔洲 申请人:海力士半导体有限公司