专利名称：Rom器件及其制造方法
技术领域：
本发明涉及半导体制造技术领域，更具体地说，涉及ー种ROM器件及其制造方法。
背景技术：
可编程ROM(只读存储器，Read-Only Memory)，又被称为MASKR0M，其内容可以由用户自己定制，然后通过集成电路制造过程中的掩模エ艺来实现满足用户需要的ROM编程。FLATCELL ROM (平板型ROM)因其制造简单，面积小和集成度高而被广泛运用于MASKR0M的制造中。參见图1，图中示出了 flat cell的物理结构，图中10代表掺杂埋层(作为cell的源/漏)，11代表栅极，每一列的flat cell公用相同的源/漏，每ー排的flat cell公用相同的栅极，flat cell之间采用PN结反型隔离。 目前生产出来的ROM器件的特征尺寸(CD)可以达到O. 4 μ m，但是随着IC的集成度越来越高，各类ROM器件的CD更加小型化。随着掺杂埋层(包括N型掺杂和P型掺杂，分别简称BN和BP)间距的减小，必然使得漏电流增加，甚至导致掺杂埋层之间形成短路，导致ROM器件报废。为了制造⑶更小的ROM器件，必须解决漏电流増加的问题。现有的可以用来降低漏电流的方法有(现以N型掺杂埋层为例来说明)1、牺牲BN电阻BN电阻和注入的浓度成反比，即注入浓度越高，BN电阻越小，但注入浓度的提高会导致离子横向扩散加剧，离子横向扩散加剧也就意味着BN间距减小，从而増大漏电流，因此，通过降低BN的注入浓度，即増大BN电阻，来使得离子横向扩散减小，使得BN耗尽区减小，从而达到降低漏电流的目的。
2、减小BN尺寸在BN尺寸和BN间距总和保持不变的情况下，通过减小BN尺寸可实现BN间距的増加，从而达到降低漏电流的目的。上述两种方法虽然能够客观上达到降低漏电流的目的，但是都存在很大的弊端， 对于第一种方法，牺牲BN电阻即意味着増大BN电阻，而BN电阻的増大不利于ROM器件运行速度的提高，进而影响产品的性能。对于第二种方法，现有エ艺中BN尺寸已经是很小的了，很难再进ー步实现BN尺寸的减小。因此，通过这两种方法来降低漏电流均难以实施。
发明内容
有鉴于此，本发明提供ー种ROM器件及其制造方法，以达到降低漏电流的目的。为实现上述目的，本发明提供如下技术方案ー种ROM器件制造方法，包括提供基底，在所述基底上形成硬掩膜层；在所述硬掩膜层中形成埋层图案；以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽；以具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区。优选的，所述以具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区，具体包括以所述具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内注入离子；去除所述具有埋层图案的硬掩膜层；对所述基底进行快速热退火处理。优选的，在所述硬掩膜层中形成埋层图案，具体包括在所述硬掩膜层上形成具有埋层图案的光刻胶层；以所述具有埋层图案的光刻胶层为掩膜在所述硬掩膜层中形成埋层图案；去除所述具有埋层图案的光刻胶层。优选的，所述方法还包括在具有埋层区的基底上形成栅氧化层。优选的，所述硬掩膜层为SiN层。优选的，所述埋层区的位置与沟槽位置对应。本发明还提供了ー种ROM器件，包括基底；位于所述基底内的沟槽；位于所述沟槽底部的基底内、与沟槽位置对应的埋层区。优选的，所述ROM器件还包括覆盖于包括沟槽在内的基底上的栅氧化层。优选的，所述ROM器件还包括位于所述基底上、具有埋层图案的硬掩膜层。优选的，所述硬掩膜层为SiN层。从上述技术方案可以看出，本发明所提供的方法通过在基底上形成硬掩膜层，接着在所述硬掩膜层中形成埋层图案，然后以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽，在沟槽底部的基底内注入离子即可形成埋层区。本发明采用硬掩膜层代替光刻胶，因此可避免离子注入过程中硬掩膜层像光刻胶层似的被削掉侧壁，从而可精确控制形成埋层的尺寸严格符合较小的埋层エ艺窗ロ的尺寸，相对现有技术来说，埋层尺寸得到了减小，可有效地降低漏电流；又由于在所述基底内形成了沟槽，在所述沟槽底部的基底内注入离子形成埋层区，可保证埋层区具有较高的表面浓度，且能够通过控制沟槽的深度进而控制形成合适的结深，从而达到降低漏电流的目的。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为本发明实施例所提供的FLATCELL ROM器件的物理结构示意图；
图2为本发明实施例所提供的ー种ROM器件制造方法的流程图；图3 图9为本发明实施例所提供的ROM器件制造方法中的剖面结构示意图；图10为现有技术中ROM器件剖面结构的扫描电镜图；
图11为本发明实施例所提供的ROM器件剖面结构的扫描电镜图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
实施例一正如背景技术部分所述，通过牺牲BN电阻或减小BN尺寸来降低漏电流均很难实施，发明人研究发现对于第一种情况(牺牲BN电阻)，由于应保证ROM器件的运行速度，因此不应该通过牺牲BN电阻来降低漏电流，而是应该着カ于在不牺牲BN电阻(即不减小BN注入的浓度)的情况下，来达到降低漏电流的目的。考虑到通过牺牲BN电阻来降低漏电流的原因在于减小BN注入的浓度(即增大BN电阻)，可达到减小离子横向扩散的目的，进而降低漏电流，因此，问题的关键在于解决BN注入的高浓度和离子横向扩散减弱之间的矛盾，进而降低漏电流。对于第二种情况(减小BN尺寸)，现有技术中很难进ー步实现BN尺寸减小的原因在于减小BN尺寸实际是减小BNエ艺窗ロ的尺寸,而BNエ艺窗ロ的尺寸已经是较小的了，现有技术中在较小尺寸的BNエ艺窗ロ的基础上，由于采用光刻胶做掩膜形成BN，而光刻胶的侧壁易被大剂量的离子削掉，进而会増大BN的尺寸，因此，很难实现BN尺寸严格符合较小的BNエ艺窗ロ的尺寸。基于此，本发明提供ー种ROM器件制造方法，參考图2，所述方法包括步骤SI :提供基底，在所述基底上形成硬掩膜层。具体地，首先在所述基底上采用热氧化工艺生长垫氧化层，然后采用化学气相沉积或物理气相沉积方法在所述垫氧化层上形成硬掩膜层。本实施例中所述垫氧化层为ニ氧化硅，所述硬掩膜层为SiN层。步骤S2 :在所述硬掩膜层中形成埋层图案。在ROM器件制造过程中，埋层是用来制作位线和为连接源/漏做准备的，埋层图案的尺寸(即BN或BPエ艺窗ロ的尺寸，下面一律以BN为例来说明)将影响最终BN的尺寸。本实施例中通过光刻エ艺将埋层图案转移到所述硬掩膜层中。步骤S3 :以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽。具体实施过程中可以采用刻蚀エ艺，以具有埋层图案的硬掩膜层为掩膜，首先刻蚀掉所述垫氧化层，接着刻蚀基底并在所述基底内形成沟槽，所述沟槽的深度可由刻蚀时间严格控制。本实施例中由于采用了硬掩膜层作为掩膜，从而在形成沟槽的过程中以及后续形成埋层区的过程中，均不会像光刻胶掩膜似的被削掉侧壁，因此可精确控制沟槽尺寸和后续的埋层区尺寸严格达到所述埋层图案的尺寸。且本发明所提供的方法，相对现有技术来说，通过在所述基底内形成沟槽为后续形成埋层区做准备，有利于控制表面漏电流。步骤S4 :以具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区。可采用离子注入エ艺，以所述具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区，离子注入完成后对所述基底进行退火处理。从上述实施例可以看出，本发明通过在基底上形成硬掩膜层，接着在所述硬掩膜层中形成埋层图案，然后以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽，沟槽底部注入离子即可形成埋层区。本发明由于采用硬掩膜层代替光刻胶，因此可避免被削掉侧壁，从而可精确控制形成埋层的横向尺寸符合较小的BNエ艺窗ロ的尺寸，相对现有技术来说，BN尺寸得到了减小，可有效地降低漏电流；又由于在所述基底内形成了沟槽，在所述沟槽底部的基底内注入离子形成埋层区，可保证埋层区具有较高的表面浓度，且能够通过控制沟槽深度进而控制形成合适的结深，利于控制表面的漏电流。实施例ニ下面以ー个更具体的实施例来描述本发明所提供的方法，本实施例中所述方法包括如下步骤步骤SI :提供基底，在所述基底上形成硬掩膜层。 本实施例中所述基底为P型硅衬底，其直径为8英寸，晶向为〈100〉，电阻率为15 20ohm。所述“基底上”是指由基底表面向上的区域，该区域不属于基底本身；所述“基底内”是指由基底表面向下延伸的一定深度的区域，该区域属于基底的一部分。參考图3，本实施例中首先在基底I上采用热氧化工艺生长垫氧化层2，所述垫氧化层2为后面形成的硬掩膜层起到缓冲、减小应カ的作用。然后采用化学气相沉积方法在所述垫氧化层2上形成硬掩膜层3，所述硬掩膜层3在后续步骤中起到掩膜版的作用。本实施例中所述垫氧化层2为ニ氧化硅，所述硬掩膜层3为SiN层。步骤S2 :在所述硬掩膜层中形成埋层图案。本步骤又可包括步骤S21 S23，具体如下步骤S21 :在所述硬掩膜层上形成具有埋层图案的光刻胶层。參考图4和图5，首先在所述硬掩膜层3上旋涂光刻胶4，接着利用相应的掩膜版对所述光刻胶进行曝光，曝光之后显影，在所述硬掩膜层3上形成具有埋层图案5的光刻胶层4。步骤S22 :以所述具有埋层图案的光刻胶层为掩膜在所述硬掩膜层中形成埋层图案。參考图6，以所述具有埋层图案5的光刻胶层4为掩膜，采用刻蚀エ艺在所述硬掩膜层3中形成埋层图案5，即本步骤中将光刻胶层4中的埋层图案5转移到了硬掩膜层3中。步骤S23 :去除所述具有埋层图案5的光刻胶层4。步骤S3 :以具有埋层图案5的硬掩膜层3为掩膜在所述基底I内形成沟槽。參考图7，本实施例中采用刻蚀エ艺，以具有埋层图案的硬掩膜层3为掩膜，首先刻蚀掉所述垫氧化层2，接着刻蚀基底I并在所述基底I内形成沟槽6，所述沟槽6的深度可由刻蚀时间严格控制。由于以所述具有埋层图案的硬掩膜层3为掩膜形成沟槽6，因此，沟槽6的位置对应埋层图案5的位置。现有技术中一般采用光刻胶层作为掩膜版，而形成埋层时需要注入大剂量的离子，因此所述光刻胶层侧壁易于被削棹，进而使得最終形成的埋层区尺寸増大，这也是现有技术中BN尺寸不能进ー步减小的原因。而本发明采用硬掩膜层3作为掩膜版，所述硬掩膜层3具有很好的掩蔽作用，因此在形成沟槽的时候以及后续进行大剂量离子注入的时候所述硬掩膜层3均不会被削掉侧壁，进而可精确控制沟槽尺寸及BN尺寸严格达到所述埋层图案的尺寸。步骤S4 以具有埋层图案的硬掩膜层3为掩膜在所述沟槽6底部的基底内形成埋层区。本步骤又可包括步骤S41 S43，具体如下步骤S41 :以所述具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内注入离子。本发明实施例中注入的离子为砷As，即在所述沟槽底部的基底内进行N型离子掺杂，以期形成BN埋层。步骤S42 :去除所述具有埋层图案的硬掩膜层。步骤S43 :对所述基底进行快速热退火处理。离子注入完成后对所述基底进行退火处理。传统エ艺中一般采用高温炉把基底加热至800°C 1000°C，并保持30分钟。在这样的温度和时间下进行热处理，将使得离子横向扩散加剧，进而増大BN尺寸。本发明实施例中采用快速热退火(RTA)エ艺对基底进行处理，即将基底放入通入Ar或N2的快速热处理机(RTP)中。RTA具有快速升温和短暂的持续时间的特点，因此能够在晶格缺陷的修复、激活离子和最小化离子扩散三者之间取得优化，从而有助于解决BN注入的高浓度和离子横向扩散之间的矛盾，进而达到降低漏电流的目的。參考图8，本发明实施例中对所述基底I进行快速热退火处理后在所述沟槽6底部的基底内形成埋层区7，所述埋层区7的位置和所述沟槽6的位置完全对应。所述埋层区7 的表面即为沟槽6的底部，埋层区7表面低于基底I表面，即所述埋层区7位于基底I内。步骤S5 :在具有埋层区的基底上形成栅氧化层。參考图9，采用热氧化工艺在具有埋层区7的基底I上生长栅氧化层8，由于所述埋层区7的表面低于所述基底I的表面，因此，在所述基底I上生长栅氧化层8后，所述栅氧化层8的膨胀特性将把埋层区7上方低于基底I表面的沟槽6填平，这样在埋层区7上方形成的栅氧化层8将有别于传统エ艺中椭圆形状的突出形貌(參考图10)，即本实施例中所形成的栅氧化层8表面是比较平坦的(參考图11)，这也有利于表面漏电流的控制。本实施例中所述栅氧化层8为ニ氧化硅，由于垫氧化层2也是ニ氧化硅，因此在形成栅氧化层8的时候不用去除所述垫氧化层2。相比现有技术中⑶为O. 4 μ m的ROM器件，通过本发明所提供的方法能够制造出⑶在O. 350 μ m以下的ROM器件，进而使得ROM器件更加小型化。从上述实施例可以看出，本发明所提供的ROM器件制造方法，通过在基底上形成硬掩膜层，并在所述硬掩膜层中形成埋层图案，然后以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽，在沟槽底部的基底内注入离子形成埋层区，并在所述基底上形成栅氧化层。而传统エ艺中制造ROM器件的方法为在基底上形成具有埋层图案的光刻胶层，以所述具有埋层图案的光刻胶层为掩膜在所述基底内注入离子形成埋层区，并在所述基底上形成栅氧化层。由上可知，本发明所提供的ROM器件制造方法，相对传统エ艺来说，其改进之处在于采用硬掩膜层代替光刻胶层，可避免被大剂量的离子削掉侧壁，进而可精确控制BN的尺寸；在基底内形成沟槽，在沟槽底部的基底内形成埋层区，代替传统エ艺中直接在基底表面进行离子注入形成埋层区，这样在后续形成栅氧化层后，可避免埋层区上方的栅氧化层因膨胀特性而形成椭圆形状的突出形貌，且通过控制沟槽深度可控制形成合适的结深，进而利于控制漏电流；而且，本发明采用RTAエ艺对所述基底进行退火处理，解决了 BN注入的高浓度和离子横向扩散之间的矛盾，进而达到降低漏电流的目的。实施例三本发明还提供了ー种ROM器件，包括基底；位于所述基底内的沟槽；位于所述沟槽底部的基底内、与沟槽位置相对应的埋层区。所述ROM器件还包括位于所述基底上、具有埋层图案的硬掩膜层。本实施例中所述硬掩膜层为SiN层。本发明还提供了另ー种ROM器件，所述ROM器件的结构和图9所示的示意图一祥，包括基底I ;位于基底I内的沟槽6 ;位于沟槽6底部的基底I内、与沟槽6位置相对应的埋层区7。所述ROM器件还包括覆盖于包括沟槽6在内的基底I上的栅氧化层8。本实施 例中所述栅氧化层8包括位于所述基底I上、具有埋层图案的垫氧化层2，所述栅氧化层8和垫氧化层2均为ニ氧化硅。本发明所提供的ROM器件，可依据上述ROM器件制造方法来形成。在该ROM器件形成后，位于埋层区上方的栅氧化层将不再是传统的椭圆形状的突出形貌，而是呈现较平坦的表面，这就使得所述埋层区看起来像是嵌入式的结构，因此，本发明所提供的ROM器件也称为RECESSS FLATCELL ROM (嵌入式平板型ROM)器件。本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，所以描述的比较简单，相关之处參见方法部分说明即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明 将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
权利要求
1.ー种ROM器件制造方法，其特征在于，包括 提供基底，在所述基底上形成硬掩膜层； 在所述硬掩膜层中形成埋层图案； 以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽； 以具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区。
2.根据权利要求I所述的方法，其特征在干，以具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区，具体包括 以所述具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内注入离子； 去除所述具有埋层图案的硬掩膜层； 对所述基底进行快速热退火处理。
3.根据权利要求I所述的方法，其特征在于，在所述硬掩膜层中形成埋层图案，具体包括 在所述硬掩膜层上形成具有埋层图案的光刻胶层； 以所述具有埋层图案的光刻胶层为掩膜在所述硬掩膜层中形成埋层图案； 去除所述具有埋层图案的光刻胶层。
4.根据权利要求I所述的方法，其特征在于，还包括在具有埋层区的基底上形成栅氧化层。
5.根据权利要求I所述的方法，其特征在于，所述硬掩膜层为SiN层。
6.根据权利要求I 5任一项所述的方法，其特征在于，所述埋层区的位置与沟槽位置对应。
7.—种ROM器件，其特征在于，包括 基底； 位于所述基底内的沟槽； 位于所述沟槽底部的基底内、与沟槽位置对应的埋层区。
8.根据权利要求7所述的ROM器件，其特征在于，还包括覆盖于包括沟槽在内的基底上的栅氧化层。
9.根据权利要求7所述的ROM器件，其特征在于，还包括位于所述基底上、具有埋层图案的硬掩膜层。
10.根据权利要求9所述的ROM器件，其特征在于，所述硬掩膜层为SiN层。
全文摘要
本发明实施例公开了一种ROM器件及其制造方法，所述方法包括提供基底，在所述基底上形成硬掩膜层；在所述硬掩膜层中形成埋层图案；以具有埋层图案的硬掩膜层为掩膜在所述基底内形成沟槽；以具有埋层图案的硬掩膜层为掩膜在所述沟槽底部的基底内形成埋层区。本发明所提供的方法，采用硬掩膜层代替传统工艺的光刻胶层，可进一步缩小埋层尺寸；且本发明所提供的方法在所述基底内形成了沟槽，在沟槽底部的基底内注入离子进而形成埋层区，可以一定程度的缓解埋层电阻和埋层间漏电的矛盾。
文档编号H01L21/8246GK102683290SQ20111005424
公开日2012年9月19日 申请日期2011年3月8日 优先权日2011年3月8日
发明者肖莉 申请人:无锡华润上华半导体有限公司, 无锡华润上华科技有限公司