专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置。
背景技术：
作为功率用的半导体装置的例子，有上下电极结构的功率M0SFET(Metal Oxide Semiconductor Field Effect Transistor :金属氧化物半导体场效应型晶体管)。作为降低这种功率MOSFET的通态电阻的手段，有在漂移层内形成深的沟槽，在该沟槽内隔着绝缘膜形成填充电极的场板(fieldplate)结构的功率M0SFET。场板结构被周期地设置在漂移层内，通过在施加电压时从场板结构向漂移层的横向伸出耗尽层来维持高耐压。其结果，在该功率MOSFET中，能够使漂移层的杂质浓度比现有的功率MOSFET更高，实现超出材料限度的低通态电阻化。另一方面，上下电极结构的功率MOSFET具有由基层、漂移层和漏层构成的pn 二极管(内置二极管)。作为使内置二极管更高速化的手段，还有在半导体装置内内置利用了肖特基结的肖特基势垒二极管(SchottkyBarrier Diode, SBD)的方法。但是，若在功率MOSFET的基本单位单元内形成肖特基势垒二极管，则形成了肖特基结的区域的单元单位(单元的横向的周期)就变大。在具备场板结构的功率MOSFET中， 若横向的周期变长，则通态电阻上升。此外，若横向的周期变长，则肖特基结部中的电场强度变强，在肖特基势垒二极管中有漏泄电流增加的可能性。
发明内容
本发明的实施方式提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。实施方式的半导体装置具备第一导电型的第一半导体层；第二导电型的第二半导体层，设置在上述第一半导体层的上方；第一导电型的第三半导体层，设置在上述第二半导体层的上方；填充电极，隔着第一绝缘膜设置在从上述第三半导体层的表面贯通上述第二半导体层直至上述第一半导体层的第一沟槽内；以及控制电极，在上述第一沟槽内，隔着第二绝缘膜设置在上述填充电极的上方。实施方式的半导体装置具备第二导电型的第四半导体层，连接于从上述第三半导体层的表面贯通上述第二半导体层直至上述第一半导体层的第二沟槽的下端，选择性地设置在上述第一半导体层内；第一主电极，与上述第一半导体层电连接；以及第二主电极，设置在上述第二沟槽内，与上述第二半导体层、上述第三半导体层、上述第四半导体层连接。上述填充电极与上述第二主电极或上述控制电极中的某一方电连接，在上述第二沟槽的侧壁形成有由上述第二主电极和上述第一半导体层构成的肖特基结。根据本发明的实施方式，可以降低场效应型晶体管部的通态电阻，并且抑制肖特基势垒二极管部的漏泄电流。
图1是第一实施方式涉及的半导体装置的主要部分模式剖视图。图2是示出第一实施方式涉及的半导体装置的制造过程的主要部分模式剖视图。图3是示出第一实施方式涉及的半导体装置的制造过程的主要部分模式剖视图。图4是示出第一实施方式涉及的半导体装置的制造过程的主要部分模式剖视图。图5是比较例涉及的半导体装置的主要部分模式剖视图。图6是第一实施方式的第一变形例涉及的半导体装置的主要部分模式剖视图。图7是第一实施方式的第二变形例涉及的半导体装置的主要部分模式剖视图。图8是第二实施方式涉及的半导体装置的主要部分模式剖视图。图9是第二实施方式的变形例涉及的半导体装置的主要部分模式剖视图。图10是第三实施方式涉及的半导体装置的主要部分模式剖视图。图11是第三实施方式的第一变形例涉及的半导体装置的主要部分模式剖视图。图12是第三实施方式的第二变形例涉及的半导体装置的主要部分模式剖视图。
具体实施例方式以下，参照附图，关于本实施方式进行说明。在以下的实施方式中，作为一例，假设第一导电型为η型，第二导电型为ρ型。在各图的同一结构要素上标记同一符号。(第一实施方式)图1是第一实施方式涉及的半导体装置的主要部分模式剖视图。图1示出了半导体装置的元件部。在后述的图2 图9中也同样。半导体装置Ia具有具有上下电极结构的功率M0SFET、和肖特基势垒二极管(以下记作SBD)。在半导体装置Ia中，如图1所示，在η+型的漏层10的上方设置有η型的漂移层(第一半导体层)11。在漂移层11的表面上形成有P型的基层(第二半导体层)12。 在基层12的表面上形成有η+型的源层(第三半导体层)13。在本实施方式中，将漏层10 侧作为下方，源层13作为上方来说明实施方式。即，将源层13设置在比漏层10浅的位置。从源层13的表面朝向漂移层11设置有多个沟槽21。例如，沟槽21从源层13的表面贯通基层12到达漂移层11的内部。例如在大致平行于漂移层11的主面的方向上周期地设置各个沟槽21。各个沟槽21相互平行地延伸。在沟槽21内的下部设置有填充绝缘膜(第一绝缘膜)41和填充电极31。在沟槽 21内的上部设置有栅绝缘膜(第二绝缘膜)42和栅电极(控制电极)32。填充电极31构成了利用填充绝缘膜41与漂移层11和栅电极32绝缘的填充场板结构(以下称作填充FP 结构)。填充电极31隔着填充绝缘膜41与漂移层11相连。填充绝缘膜41的膜厚大于栅绝缘膜42的膜厚。栅电极32隔着栅绝缘膜42与漂移层11、基层12和源层13相连。
漏层10设置在漂移层11的里面，与漏电极(第一主电极)34连接。基层12和源层13与设置在源层13上方的源电极(第二主电极)33连接。源电极33与栅电极32通过设置在栅电极32上部的层间绝缘膜43相绝缘。填充电极31与源电极33电连接。在相邻的栅电极32之间形成有从源层13的表面到达漂移层11的沟槽22。沟槽 22将源层13和基层12断开。沟槽22的下端位于比基层12的下表面还深的位置，位于比栅电极32的下表面还浅的位置。在沟槽22的内部填充着源电极33。沟槽22的下端与着ρ+型的护圈层(第四半导体层)14连接。护圈层14与设置在沟槽22内的源电极33连接。在沟槽22的侧壁的一部分中，金属性的源电极33与n_型的漂移层11接触。这样，在沟槽22与漂移层11接触的部分形成肖特基结50。即，半导体装置Ia内置有由源电极33和漂移层11形成的SBD。该SBD连接于源电极33与漏电极34之间。再有，漂移层11、基层12、源层13、漏层10和护圈层14的主要成分是例如硅(Si)， 填充电极31和栅电极32的主要成分是例如多晶硅(poly-Si)，源电极33和漏电极34的主要成分是例如铝(Al)，填充绝缘膜41和栅绝缘膜42及层间绝缘膜43的主要成分是例如氧化硅(Si02)。下面，关于本实施方式的制造过程的一例进行说明。图2 图4是用于说明第一实施方式涉及的半导体装置的制造过程的主要部分模式剖视图。首先，如图2(a)所示，准备基板状(例如，半导体晶片状)的η+型的漏层10。随后，在漏层10的表面上使η—型的漂移层11进行外延生长。然后，在漂移层11的表面上选择性地形成了未图示的由硅氧化膜或抗蚀剂等构成的掩模之后，使用各向异性刻蚀(例如，Reactive Ion Etching, RIE 反应离子刻蚀)等，在漂移层11内选择性地形成多个沟槽21。然后，如图2(b)所示，在沟槽21内使用热氧化法、CVD(ChemicalVaper D印osition:化学气相沉积)法等形成填充绝缘膜41。填充绝缘膜41的材质是例如氧化硅(Si02)、氮化硅(Si3N4)等。接着，将多晶硅(poly-Si)隔着填充绝缘膜41填充在沟槽 21内。多晶硅的形成方法例如是CVD法。接着，对沟槽21内所填充的多晶硅以及绝缘膜进行回刻蚀(etch back)。这样，就在沟槽21的下部，隔着填充绝缘膜41形成填充电极31。然后，如图3(a)所示，在沟槽21内使用热氧化法、CVD法等形成栅绝缘膜42。随后，通过CVD法，隔着栅绝缘膜42填充多晶硅。随后，对多晶硅和栅绝缘膜42进行回刻蚀， 形成栅电极32。这样，就在填充电极31的上方形成栅电极32。然后，如图3(b)所示，利用离子注入和热处理，在漂移层11的表面上形成P型基层12。接着，在基层12的表面上，利用离子注入和热处理形成η+型的源层13。这时，也可以根据需要，在不需要离子注入的部分被覆绝缘膜和抗蚀剂层等。然后，如图4(a)所示，在源层13的表面上选择性地形成了由硅氧化膜和抗蚀剂层等构成的掩模60之后，使用RIE法等形成沟槽22。另外，利用离子注入，从沟槽22的底面 (下端)向该底面下侧的漂移层11中打入P型杂质。在注入了 P型杂质后，根据需要实施热处理。这样就形成与沟槽22的底面(下端)接触的护圈层14。然后，如图4(b)所示，用层间绝缘膜43覆盖从源层13的表面突出的栅电极32的表面。另外，在沟槽22内使用溅射法或CVD法形成金属层，并且在源层13的上方形成源电极33。由于源电极33和沟槽22内所填充的金属层连通，因此，包括该金属层在内都叫做源电极33。源电极33的主要成分是例如铝(Al)。也可以在金属层与沟槽22内壁之间，根据需要形成势垒膜(例如，以钛(Ti)为主要成分的膜)。此外，根据需要对漏层10的里面侧进行研磨，在漏层10的下侧形成漏电极34。利用这样的制造过程形成图1所示的半导体装置la。下面说明半导体装置Ia的作用效果。图1所示的半导体装置Ia具备填充FP结构和SBD。包括源层13、漏层10和栅电极32在内的MOSFET与SBD并联连接在源电极33和漏电极34之间。源电极33起SBD的阳极电极的作用，漏电极31起阴极电极的作用。在使源电极33成为比漏电极34低电位的状态下对栅电极32施加阈值电压以上的电压时，在隔着栅绝缘膜42与栅电极32相对置的基层12中形成沟道(反转层)，源电极 33与漏电极34之间导通。这样，MOSFET就成为导通状态，例如，电子电流从源电极33经由源层13、沟道、漂移层11和漏层10流向漏电极34。另一方面，若使栅电极32的电位成为低于阈值电压的电位，则基层12中不形成沟道，MOSFET成为关断状态。在MOSFET关断状态下变为对源电极33与漏电极34之间施加了高电压的状态。从而，耗尽层从与源电极33电连接的填充绝缘膜41朝向漂移层11伸展。 即，耗尽层向半导体装置Ia的横向(大致平行于漏层10的主面的方向)延伸，从相邻的填充绝缘膜41彼此之间伸展的耗尽层连在一起。这样，半导体装置Ia就维持高耐压。此外，由于填充绝缘膜41的膜厚比栅绝缘膜42的膜厚足够厚，因此，利用填充绝缘膜41维持高耐压。所以能够将漂移层11的杂质浓度提高相应的量，降低通态电阻。另外，横向的周期越窄，漂移层11就越容易完全耗尽化，所以能够进一步提高漂移层11的杂质浓度。这样，半导体装置Ia的通态电阻就进一步降低。在MOSFET是关断状态，并且源电极33处于比漏电极34高电位的状态的情况下， SBD进行工作，从源电极33通过肖特基结50，经由漂移层11和漏层10向漏电极34流过正向电流。对比较例涉及的半导体装置100进行说明。图5是比较例涉及的半导体装置100的主要部分模式剖视图。在比较例涉及的半导体装置100中，源层13、基层12和漂移层11与源电极33的下表面连接。在半导体装置100中不存在如半导体装置Ia中设置的那样的填充在沟槽22 内的源电极33和护圈层14。在半导体装置100中，在漂移层11的表面的一部分中形成有肖特基结500。在半导体装置100中，肖特基结500与漏电极34相对置。因此，在对漏电极34施加了高电压时，对肖特基结500施加很强的电场。从而，在肖特基结500中存在发生漏泄电流的可能性。为了抑制肖特基结500的漏泄电流，必须选择肖特基势垒高的材料。但是，肖特基势垒的高度提高了 SBD的正向电压，因此变得难以促进SBD的低损耗化。
作为降低半导体装置100的SBD的通态电压的手段，必须增大肖特基结500的面积。在半导体装置100中，与漏电极34相对置地设置肖特基结500，漏层10的主面与肖特基结的面大致平行。因此，若增大肖特基结500的面积，则相邻的填充电极31间的距离变长。从而，在半导体装置100中，使单元间距狭小化变得困难。其结果，在半导体装置100 中，很难缩短横向的周期，从而很难降低通态电阻。与此相对，在本实施方式涉及的半导体装置Ia中，肖特基结50与栅电极32相对置，不与漏电极34相对置。因此，肖特基结50的面(界面)不是垂直于电流路径的面，而是成为与沿电流路径的方向大致平行的面。从而，即使对源电极33与漏电极34之间施加高电压，与比较例涉及的半导体装置100相比，肖特基结50上施加的电场强度也被抑制。另外，利用护圈层14进一步缓和了电场强度，因此，施加到肖特基结50上的电场强度接近于零。另外，肖特基结50位于比栅电极32的底面(下端)浅的位置。因此，成为施加到肖特基结50上的电场强度难增加的结构。从而，流过肖特基结50的反向漏泄电流被抑制。其结果，半导体装置Ia的SBD的性能变得更良好。此外，在半导体装置Ia中，由于肖特基结50的面与漏层10的主面大致垂直，因此，根据肖特基结50自身的形成而横向的周期不变长。另外，通过加深沟槽22，能够扩大肖特基结50的面积。因此，不会增加基本单位单元的横向的周期，能够得到期望的肖特基结面积。从而，在确保了 MOSFET的低通态电阻的同时，能够扩大SBD的面积，降低SBD的通态电压。此外，在半导体装置Ia中，将填充电极31与源电极33连接，因此降低了栅漏间电容。从而实现高速开关。这样能够实现在半导体装置Ia中具有低通态电阻的同时内置有反向漏泄电流小的SBD的纵式功率MOSFET。下面关于半导体装置Ia的变形例进行说明。(第一实施方式的第一变形例)图6是第一实施方式的第一变形例涉及的半导体装置的主要部分模式剖视图。在第一实施方式的变形例涉及的半导体装置Ib中，在沟槽21内，将填充电极31 与栅电极32连接。根据这样的结构，能够在MOSFET的导通状态下，在隔着填充绝缘膜41与填充电极 31相对置的漂移层11中也形成电子的累积层。从而，半导体装置Ib与半导体装置Ia相比，沟道密度增加，通态电阻进一步降低。(第一实施方式的第二变形例)图7是第一实施方式的第二变形例涉及的半导体装置的主要部分模式剖视图。在半导体装置Ic中，沟槽22的下端位于比栅电极32的下端深的位置。根据这样的结构，肖特基结50的面积比半导体装置la、lb进一步扩大。因此，SBD 的通态电压进一步降低。此外，通过在比栅绝缘膜42深的位置上存在护圈层14，能够在对源电极33与漏电极34之间施加了高电压时，缓和施加到栅绝缘膜42上的电场强度。这样， 在半导体装置Ic中，与半导体装置la、lb相比，抑制了栅绝缘膜42的劣化(例如，绝缘破坏)，可靠性提高。(第二实施方式)
图8是第二实施方式涉及的半导体装置的主要部分模式剖视图。如图8所示，在半导体装置加中，在基层12的下侧的、沟槽21与沟槽22之间的区域A中设置有η型的高浓度半导体层(第五半导体层)15，该高浓度半导体层15含有浓度比漂移层的杂质浓度高的杂质。高浓度半导体层15的下端位于比护圈层14的下端浅的位置。高浓度半导体层15的杂质浓度是漂移层11的数倍程度。高浓度半导体层15的主要成分是例如硅(Si)。在沟槽22的侧壁的一部分中，金属性的源电极33与高浓度半导体层15接触。这样，在沟槽22与高浓度半导体层15接触的部分中形成有肖特基结50。除此以外与半导体装置Ic的结构大致相同。根据这样的结构，在对漏电极34施加了电压的情况下，耗尽层从栅绝缘膜42和填充绝缘膜41向横向伸展，并且耗尽层也从肖特基结50向横向伸展。从而，由肖特基结50 与沟槽21夹着的区域A比沟槽21彼此之间的区域B更容易完全耗尽化。因此，不会降低耐压而可以提高区域A的杂质浓度。从而，即使设置高浓度半导体层15，半导体装置加的耐压也不下降。通过在漂移层11设置杂质浓度高的高浓度半导体层15，能够实现更低通态电阻的MOSFET。(第二实施方式的变形例)下面关于半导体装置加的变形例进行说明。图9是第二实施方式的变形例涉及的半导体装置的主要部分模式剖视图。如图9所示，在半导体装置2b中，高浓度半导体层15未与沟槽22接触。在沟槽 22的侧壁的一部分中，金属性的源电极33与漂移层11接触。这样，在沟槽22与漂移层11 接触的部分形成有肖特基结50。除此以外与半导体装置加的结构大致相同。根据这样的结构，在半导体装置2b中，与半导体装置加同样地，由于从肖特基结 50伸展的耗尽层，不会降低耐压而能够提高漂移层的杂质浓度，实现低通态电阻。由于形成了肖特基结50的半导体层是漂移层11，因此与半导体装置加相比，杂质浓度低。从而，能够抑制经SBD流过的漏泄电流。在半导体装置2b中，降低了通态电阻的同时，且能够实现更低漏泄电流的SBD。(第三实施方式)图10是第三实施方式涉及的半导体装置的主要部分模式剖视图。图10中不仅示出形成了 MOSFET的元件区域71，还示出从元件区域71至外侧的终端区域72。即，半导体装置具有元件区域71和围绕元件区域71设置在其外侧的终端区域 72。所述元件区域71是在MOSFET的漏电极与源电极之间形成主电流路径的区域，例如，在图10中是包含栅电极32等的区域。所述终端区域72是围绕元件区域71配置在其外周侧的区域，是设置有后述的场板电极35和场绝缘膜44等的区域。在终端区域72中，在漂移层11的上方和基层12a的一部分的上方进一步设置有场绝缘膜44。图11和图12中也同样。如图10所示，在本实施方式涉及的半导体装置3a中，在元件区域71外侧的终端区域72中，在漂移层11上设置有场绝缘膜44。在场绝缘膜44上设置有与源电极33 —体地形成的场板电极35。在与沟槽21相邻的终端区域72中设置有ρ型的基层12a。在基层 12a的上方未设置源层13。基层1 延长到场绝缘膜的下方。在基层12a中，比基层12a的与漂移层11接触的侧壁12w更靠近沟槽21地设置沟槽22a。换言之，设置在终端区域72中的沟槽2 与设置在终端区域中的基层12a的和漂移层11接触的侧壁12w之间的距离，比设置在终端区域中的沟槽2 与设置在元件区域 71中的沟槽21之间的距离长。沟槽2 将基层1 断开。沟槽22a的下端位于比基层12a 的下表面深的位置。在沟槽22a的内部填充有源电极33。沟槽22a的下端与ρ+型的护圈层Ha接触。护圈层Ha与设置在沟槽22a内的源电极33连接。在沟槽22a的侧壁的一部分中，金属性的源电极33与n_型的漂移层11接触。这样，在沟槽2 与漂移层11接触的部分中形成有肖特基结50a。从基层12a与漂移层11接触的侧壁12w到沟槽22a的侧壁为止的距离a，比从基层12a的底面到护圈层1 的下端位置为止的距离b长。除此以外的元件部与半导体装置 Ia的结构大致相同。在对漏电极34施加了高电压时，电场在基层12a的端部集中。因此，有时半导体装置3a的耐压下降。在半导体装置3a中，利用在场绝缘膜44上设置了场板电极35的场板结构来缓和电场集中。另外，利用护圈层Ha进一步缓和电场强度。从而，在半导体装置 3a中抑制了耐压的下降。此外，将从基层12a的侧壁到沟槽22a的侧壁为止的距离a设得比从基层12a的底面到护圈层14a的下端位置为止的距离b长，来缓和处于护圈层14a的上方的肖特基结 50a上施加的电场集中。从而可以降低SBD的漏泄电流。下面，关于半导体装置3a的变形例进行说明。(第三实施方式的第一变形例)图11是第三实施方式的第一变形例涉及的半导体装置的主要部分模式剖视图。如图11所示，在半导体装置北中，在漂移层11的表面上设置ρ型半导体的第二护圈层(第六半导体层)16。第二护圈层16与基层1 接触，设置在基层12a的外侧。第二护圈层16的表面与源电极33的下表面连接。第二护圈层16的下端位置比基层12a的下端的位置深。根据这样的结构，利用第二护圈层16可以进一步抑制向基层1 的端部的电场集中。图11中模式地用矩形示出了第二护圈层16的形状，但实际的结成为由于杂质的扩散而端部变圆的形状。越是较深地形成杂质，Pn结面的曲率半径越大，由第二护圈层16和漂移层11构成的Pn结面的端部中的电场集中越被抑制。从而，在半导体装置北中能够提高终端区域中的耐压。(第三实施方式的第二变形例)图12是第三实施方式的第二变形例涉及的半导体装置的主要部分模式剖视图。如图12所示，在半导体装置3c中，在第二护圈层16的外侧设置ρ型半导体的第三护圈层17。第三护圈层17设置在漂移层11的表面上。第三护圈层的侧面未与第二护圈层16接触。第三护圈层17的表面与场绝缘膜44接触，因此未与源电极33接触。从而，第三护圈层17未与任何电极接触。第三护圈层17的下表面的位置比基层12a的下表面的位置深。第三护圈层17可以是1个，也可以是多个。由第三护圈层17进一步抑制向基层1 的端部的电场集中，可以进一步提高半导体装置3c的终端区域中的耐压。以上参照具体例说明了本实施方式。但是，本实施方式不限定于这些具体例。艮口，本领域技术人员对这些具体例适当加以设计变更后形成的技术方案，只要具备本实施方式的特征，也包含在本实施方式的范围中。例如，本实施方式中假设第一导电型为η型，第二导电型为ρ型进行了说明，但也可以设第一导电型为P型，第二导电型为η型来实施。例如，MOS栅部和填充FP结构的平面图案不限于条纹状，也可以是格子状或锯齿状、蜂窝状。此外，作为半导体装置的半导体材料，例如使用硅(Si)。但是，作为半导体材料，可以使用例如碳化硅(SiC)、氮化镓(GaN)等化合物半导体、金刚石等的宽带隙半导体。此外，本实施方式中例示的附图是模式图或概念图。各部分的厚度与宽度的关系、 部分间的大小的比率不一定限于与现实的相同，附图上用矩形表示的形状，在现实中带圆角的情况或具有角度的实施方式也包含在本实施方式中。尽管已经描述了特定的实施方式，但仅是通过例子表现了这些实施方式，而并不是要限定本发明的范围。实际上，可以用多种其他的方式来实施本文所描述的新的实施方式。另外，采用本文所描述的实施方式形式的各种省略、替代和改变都可以在不脱离本发明精神的情况下做出。所附的权利要求书和它们的等效内容包括落入本发明的范围和精神内的这些形式或变形。
权利要求
1.一种半导体装置，其特征在于，具备 第一导电型的第一半导体层；第二导电型的第二半导体层，设置在上述第一半导体层的上方； 第一导电型的第三半导体层，设置在上述第二半导体层的上方； 填充电极，隔着第一绝缘膜设置在从上述第三半导体层的表面贯通上述第二半导体层直至上述第一半导体层的第一沟槽内；控制电极，在上述第一沟槽内，隔着第二绝缘膜设置在上述填充电极的上方； 第二导电型的第四半导体层，连接于从上述第三半导体层的表面贯通上述第二半导体层直至上述第一半导体层的第二沟槽的下端，选择性地设置在上述第一半导体层内； 第一主电极，与上述第一半导体层电连接；以及第二主电极，设置在上述第二沟槽内，与上述第二半导体层、上述第三半导体层、上述第四半导体层连接，上述填充电极与上述第二主电极或上述控制电极中的某一方电连接，在上述第二沟槽的侧壁形成有由上述第二主电极和上述第一半导体层构成的肖特基结。
2.根据权利要求1所述的半导体装置，其特征在于， 上述填充电极与上述控制电极连接。
3.根据权利要求1所述的半导体装置，其特征在于，上述第二沟槽的下端位于比上述控制电极的下端深的位置。
4.根据权利要求1所述的半导体装置，其特征在于，在上述第一沟槽与上述第二沟槽之间还具备第一导电型的第五半导体层，该第五半导体层设置在上述第二半导体层的下侧，包含浓度比上述第一半导体层的杂质浓度高的杂质。
5.根据权利要求4所述的半导体装置，其特征在于，上述第五半导体层的下端位于比上述第四半导体层的下端浅的位置。
6.根据权利要求4所述的半导体装置，其特征在于， 上述第五半导体层与上述第二沟槽接触。
7.根据权利要求4所述的半导体装置，其特征在于， 上述第五半导体层未与上述第二沟槽接触。
8.根据权利要求1所述的半导体装置，其特征在于，在设置有上述控制电极的元件区域的周围设置的终端区域中设置有 上述第二半导体层；设置在上述第二沟槽内的上述第二主电极；和与上述第二主电极连接的上述第四半导体层。
9.根据权利要求8所述的半导体装置，其特征在于，在上述终端区域中，在上述第一半导体层的上方和上述第二半导体层的一部分的上方还设置有场绝缘膜。
10.根据权利要求8所述的半导体装置，其特征在于，上述终端区域中的上述第二沟槽与上述终端区域中的上述第二半导体层的和上述第一半导体层接触的侧壁之间的距离，大于上述终端区域中的上述第二沟槽与上述元件区域中的第一沟槽之间的距离。
11.根据权利要求8所述的半导体装置，其特征在于，上述终端区域中的上述第二半导体层被上述终端区域中的上述第二沟槽断开。
12.根据权利要求8所述的半导体装置，其特征在于，上述终端区域中的上述第二沟槽的下端位于比上述终端区域中的上述第二半导体层的下表面深的位置。
13.根据权利要求8所述的半导体装置，其特征在于，上述终端区域中的上述第二沟槽内设置的上述第二主电极与上述第一半导体层接触。
14.根据权利要求8所述的半导体装置，其特征在于，从上述元件区域向上述终端区域延伸的上述第二半导体层的侧壁到与上述第二半导体层的上述侧壁相对置的上述第二沟槽的侧壁为止的距离，大于从上述第二半导体层的底面到上述第四半导体层的下端位置为止的距离。
15.根据权利要求8所述的半导体装置，其特征在于，在上述第一半导体层的表面上还设置有第二导电型的第六半导体层，该第六半导体层与从上述元件区域向上述终端区域延伸的上述第二半导体层接触。
16.根据权利要求15所述的半导体装置，其特征在于，上述第六半导体层的底面位于比上述终端区域中的上述第二半导体层的底面深的位置。
17.根据权利要求15所述的半导体装置，其特征在于， 上述第六半导体层与上述第二主电极连接。
18.根据权利要求15所述的半导体装置，其特征在于，在上述第六半导体层的更外侧至少设置一个与上述第二主电极不接触的第二导电型的第七半导体层。
19.根据权利要求18所述的半导体装置，其特征在于， 上述第七半导体层与上述第六半导体层不接触。
20.根据权利要求18所述的半导体装置，其特征在于，上述第七半导体层的下表面的位置位于比上述第二半导体层的下表面的位置深的位
全文摘要
本发明提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。具备第一导电型的第一半导体层；第二导电型的第二半导体层，设置在第一半导体层的上方；第一导电型的第三半导体层，设置在第二半导体层的上方；填充电极，隔着第一绝缘膜设置在第一沟槽内；控制电极，在第一沟槽内隔着第二绝缘膜设置在填充电极的上方；第二导电型的第四半导体层，连接于第二沟槽的下端，选择性地设置在第一半导体层内；第一主电极，与第一半导体层电连接；以及第二主电极，设置在第二沟槽内，与第二半导体层、第三半导体层、第四半导体层连接。填充电极与第二主电极或控制电极电连接，在第二沟槽的侧壁形成有由第二主电极和第一半导体层构成的肖特基结。
文档编号H01L27/04GK102403315SQ201110066839
公开日2012年4月4日 申请日期2011年3月18日 优先权日2010年9月7日
发明者小野升太郎, 山下浩明, 斋藤涉, 渡边美穗, 谷内俊治 申请人:株式会社东芝