专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。本发明要求于2010年3月沈日提交的日本专利申请No. 2010-073287的优先权， 通过引用将其内容合并于此。
背景技术：
目前，随着半导体器件的小型化，降低了半导体元件和其中形成了晶体管(有源区)的区域的平面面积。关于平面型晶体管，随着有源区尺寸减小，已经减小了沟道长度和宽度，且由此出现短沟道效应等问题。为此，为了代替平面型晶体管，已经提出了包括甚至在小型化区域中也能实现足够的沟道长度和宽度的垂直晶体管的半导体器件。与平面型晶体管不同，垂直晶体管包括在垂直于半导体衬底主表面的方向上延伸的柱体(pillar)。在开启状态下，沿着在垂直半导体衬底主表面的方向上的柱体形成沟道。 因此，垂直晶体管比平面型晶体管更有效地用于诸如DRAM的小型化半导体存储元件。埋入位线被连接到包括在半导体器件中的垂直晶体管的源和/或漏(S/D)区。存在埋入到沟槽(trench)中的埋入位线，并且其内表面被绝缘膜覆盖。埋入位线经由由导电材料制成的接触部分连接到形成晶体管的S/D区域的扩散层，所述接触部分被设置为与沟槽侧壁相邻。作为一种形成这种埋入位线的方法，例如在位线延伸方向上延伸的位线沟槽被形成在硅衬底中。然后，形成氧化硅膜以便覆盖暴露出硅衬底的位线沟槽的侧表面。然后，暴露出位线沟槽一个侧表面。然后，通过用于形成位线的材料填充位线沟槽的底部。由此，形成接触硅衬底暴露部分的位线。然后，实施热处理以从位线向暴露的硅衬底扩散杂质。由此，形成将成为S/D区域的扩散层(例如见日本专利特开No. 2009-10366)。但是，关于现有技术的半导体器件，其包括接触下部扩散层的埋入位线，下部扩散层电容值变化较大，且由此半导体器件的可靠性不够。以下，参考附图来说明现有技术半导体器件的问题。图22是示出部分的诸如 DRAM(动态随机存取存储器)的半导体存储器件的截面图，其是现有技术半导体器件的实例。图23至30是示出说明用于制造图22中所示DRAM的现有技术方法的工艺流程的截面图。图31是示出用于制造图22中所示DRAM的现有技术方法中包括的一个工艺的平面图。关于现有技术的半导体存储器件，于图22中示出，沟槽20 和202b形成在由硅制成的半导体衬底200中。由此，通过沟槽20 和202b限定硅柱203a、203b和203c。硅柱203a、20;3b和203c成为晶体管的沟道。埋入一对栅电极208a和208b，从而覆盖硅柱203a的两个侧表面。相似地，埋入一对栅电极208c和208d，从而覆盖相邻硅柱20 的两个侧表面。栅电极208a、208b、208c 和208d用作字线。形成由热氧化物膜制成的绝缘膜204，从而覆盖沟槽20 和202b底部201a和201b的内表面。埋入的位线20 和20 形成在绝缘膜204上方，从而填充底部201a和 201b。位线20 和20 的延伸方向垂直于字线的延伸方向(图22中示出的栅电极208a、 208b,208c和208d)。埋入的位线20 和205b分别经由接触部分13a和13b而连接到下部扩散层206a和206b。下部扩散层206a和206b是晶体管的S/D区。上部扩散层210形成在硅柱203a、203b和203c的上表面区域中。上部扩散层210 是其他的S/D区。接触插塞(plug) 212形成在上部扩散层210上方。电容器213形成在接触插塞212上方。电容器213包括下部电极213a、电容器绝缘膜21 和上部电极213c。硅柱203a、20;3b和203c通过层间绝缘膜209相互隔离。接触插塞212通过层间绝缘膜211 而相互隔离。关于硅柱20北，形成一个晶体管，其包括连接到位线20 的下部扩散层206b ； 经由栅极绝缘膜(图22中未示出)而覆盖硅柱20 侧表面的一对栅电极208c和208d ； 和连接到电容器213的上部扩散层210。以下，参考图23至31说明图22中所示的半导体存储器件的制造方法。首先，在由硅制成的半导体衬底200上方形成氮化硅膜140。之后，通过光刻和干法蚀刻工艺在氮化硅膜140中形成孔105c，从而部分暴露出半导体衬底200的上表面，如图23中所示。然后，以氮化硅膜140作为掩模来各向异性地干法蚀刻半导体衬底200，以形成沟槽20 和202b。此时，形成由热氧化物膜制成的绝缘膜204，从而覆盖沟槽20 和202b 的内表面，如图M中所示。然后，通过CVD (化学气相沉积)方法在绝缘膜204上方形成多晶硅膜111从而填充沟槽20 和202b，如图25中所示。之后，干法蚀刻多晶硅膜111，从而多晶硅膜111的顶部高度等于接触部分13a和13b的顶部高度(见图22)。然后，形成具有与绝缘膜204不同蚀刻速率的侧壁115，从而覆盖部分的绝缘膜 204，该绝缘膜204覆盖沟槽20 和202b的侧表面。然后，干法蚀刻多晶硅膜111，从而使得多晶硅膜111的顶部高度等于接触部分13a和13b的底部高度(见图22)，如图沈中所
7J\ ο然后，形成具有与绝缘膜204蚀刻速率不同的掩模，从而覆盖除了在接触部分 13a(13b)形成区域位置处的侧壁115下部之外的侧壁115。然后，通过掩模来湿法蚀刻绝缘膜204。然后，在绝缘膜204中形成暴露出部分半导体衬底200的孔100a，如图沈中所
示 ο在绝缘膜204中形成孔IOOa的湿法蚀刻工艺之前，实施光刻工艺以通过光致抗蚀剂膜覆盖接触部分202aa和2021Λ从而引出pull up)位线。接触部分202aa和2021Λ位于位线沟槽20 和202b的端部，如图31中所示。如果在覆盖接触部分202aa和202bb的部分绝缘膜204中还形成孔100a，则在稍后的工艺中形成与接触部分202aa和2021Λ相邻的扩散层。从而，在相邻位线之间发生短路。为了避免这个问题，防止与接触部分202aa和2021Λ相邻地形成扩散层。换句话说，实施光刻工艺，其中形成光致抗蚀剂膜，从而覆盖除形成了柱状晶体管的区域之外的存储单元区域。由此，形成开口图形202c。此时，通过具有开口图形202c的光致抗蚀剂膜在绝缘膜204中形成孔100a。然后，在形成了孔IOOa之后去除光致抗蚀剂膜。在形成孔IOOa之后，去除侧壁115。然后，含有诸如砷或磷的杂质的多晶硅膜117通过CVD方法形成在氮化硅膜140上方，从而填充沟槽20 和202b，如图27中所示。然后，干法蚀刻多晶硅膜117，从而仅保留覆盖孔IOOa的一部分多晶硅膜117，并去除其他部分的多晶硅膜117。由此，形成了接触部分13a和13b，如图观中所示。然后，通过CVD方法在氮化硅膜140上形成由导电材料制成的导电膜120，从而填充沟槽20 和202b，如图四中所示。然后，实施热处理工艺，以将包括在接触部分13a和 13b中的杂质扩散到半导体衬底200中。由此，形成下部扩散层206a和206b。然后，向下各向异性地干法蚀刻导电膜120至接触部分13a和13b的顶部高度。 由此，形成如图30中所示的埋入位线20 和20 。埋入的位线20 和20 填充了沟槽 20 和202b的底部部分，且分别经由接触部分13a和1 连接到下部扩散层206a和206b。然后，在位线20 和205b上方形成栅电极208a、208b、208c和208d(字线)，如图22中所示。栅电极208a、208b、208c和208d的延伸方向垂直于位线20 和205b的延伸方向。然后，去除氮化硅膜140。此时，执行在硅柱203a、20;3b和203c上方形成上部扩散层(S/D区)210的工艺、在上部扩散层210上方形成接触插塞212的工艺、和在接触插塞 212上方形成电容器213的工艺。由此，可获得如图22中所示的半导体器件。关于通过上述方法获得的半导体器件，执行热处理工艺以将包括在小面积的接触部分13a和13b中的杂质扩散到半导体衬底200中，以形成下部扩散层206a和206b。为此，下部扩散层206a和206b的电阻值变化可能变大。
发明内容
在一个实施例中，一种半导体器件包括但不限于半导体衬底；位线；和接触部分。该半导体衬底具有第一沟槽(groove)，所述第一沟槽至少具有相互面对的第一和第二侧表面。位线位于第一沟槽中。位线与半导体衬底绝缘。接触部分位于第一沟槽中。接触部分电连接到位线。接触部分接触第一沟槽的第一侧表面。接触部分与第一沟槽的第二侧表面绝缘。在另一实施例中，一种半导体器件包括但不限于半导体衬底；位线；和接触部分。该半导体衬底具有在平面图中相互交叉的第一和第二沟槽。第一沟槽的底部高度低于第二沟槽的底部高度。第一沟槽具有从第二沟槽底部表面向下延伸的第一部分。第一部分至少具有相互面对的第一和第二侧表面。位线位于第一部分中。位线与半导体衬底绝缘。 接触部分位于第一部分中。接触部分电连接到位线。接触部分接触第一部分的第一侧表面。 接触部分与第一部分的第二侧表面绝缘。在另一实施例中，一种半导体器件包括但不限于半导体衬底；第一半导体部分； 第二半导体部分；位线；和接触部分。该半导体衬底具有第一表面和从该第一表面向下延伸的第一沟槽。该第一沟槽在第一水平方向上延伸。第一沟槽至少具有相互面对的第一和第二侧表面。第一半导体部分从半导体衬底的第一表面向上延伸。第一半导体部分在平面图中与第一沟槽的第一侧表面相邻。第二半导体部分从半导体衬底的第一表面向上延伸。 在平面图中第二半导体部分与第一沟槽的第二侧表面相邻。将第一和第二半导体部分设置在不同于第一水平方向的第二水平方向上。位线位于第一沟槽中。位线与半导体衬底绝缘。接触部分位于第一沟槽中。接触部分电连接到位线。接触部分接触第一沟槽的第一侧
7表面。接触部分与第一沟槽的第二侧表面绝缘。
结合附图，根据某些优选实施例的以下描述，本发明的上述特征和优势将更加显而易见，附图中图1是示出例举根据本发明第一实施例的半导体器件的半导体存储器件(DRAM) 的透视图；图2是示出图1中所示DRAM的平面图；图3A是沿着图2中所示的线A-A取得的截面图；图;3B是沿着图2中所示的线B-B取得的截面图；图4是示出包括在图1至:3B中所示DRAM的制造方法中的一个工艺的平面图；图5至21是示出表示图1至:3B中所示DRAM的制造方法的工艺流程图的截面图；图22是示出例举现有技术半导体器件的DRAM的截面图；图23至30是示出表示用于制造图22中所示DRAM的现有技术方法的工艺流程的截面图；以及图31是示出包括在用于制造图22中所示DRAM的现有技术方法中的一个工艺的平面图。
具体实施例方式现在将在本文中参考示意性实施例来描述本发明。
了实施例中的半导体器件和该半导体器件的制造方法。每一个所示部分的尺寸、厚度等都可以不同于实际半导体器件的每一部分的尺寸、厚度等。本领域技术人员将认识到，可使用本发明的教导实现很多替换实施例，和本发明不限于本文为说明目的示出的实施例。以下，参考图1至IBB说明例举根据本发明第一实施例的半导体器件的半导体存储器件(DRAM)。图1是示出DRAM存储单元部分的透视图。图2是示出图1中所示DRAM的平面图。 图3A是沿着图2中所示的线A-A取得的截面图。图:3B是沿着图2中所示的线B-B取得的截面图。为了简单说明硅柱、字线和埋入位线之间的位置关系，在图1和2中部分省略了与硅柱、字线和埋入位线无关的元件的说明。图1至;3B中所示的第一实施例的DRAM包括多个硅柱101a、101b、101c、102a、 102b、102c、103a、103b 和 103c (图 1 中未示出柱体 102c、103a、103b 和 103c)，其是包括在硅衬底100上的晶体管的沟道。硅柱IOla至103c形成在通过多个位线沟槽(图2、3A和中示出的加和2b) 和多个字线沟槽(图2和3A中示出的8a，和图2中示出的8b)限定的区域中。换句话说， 一个硅柱形成在由在Y方向上延伸的两个位线沟槽和在与Y方向垂直的X方向上延伸的两个字线沟槽包围的区域中。位线沟槽加和2b在图1和2中所示的Y方向(第一方向)上延伸。字线沟槽8a和8b在图1和2中所示的X方向(第二方向)上延伸。X方向垂直于Y方向。由此，硅柱 IOla至103c被规则设置在X和Y方向上。在字线沟槽8a和8b中形成晶体管的栅电极108a、108b、108c、108d、108e和 108f (图1中未示出108e和108f)。栅电极108a至108f在X方向上延伸并用作字线。埋入位线(引线)10 和10 形成在位线沟槽加和2b中。埋入位线10 和10 在Y方向上延伸。两个相邻字线和两个相邻埋入位线包围硅柱IOla至103c中的一个。每个埋入位线都由多个硅柱共用。特别地，例如，埋入位线 105a由硅柱101a、102a和103a共用。尽管字线的延伸方向垂直于图2中所示的埋入位线延伸方向，但是在如图3A中所示的截面图中，栅电极108a至108f位于比埋入位线10 和10 高的高度上。关于图1至;3B中所示的DRAM，单位单元中的晶体管包括成为晶体管沟道的硅柱；连接到硅柱的埋入位线；和一对栅电极(字线)，其经由栅极绝缘膜(图1至:3B中未示出)覆盖硅柱的相对侧表面，栅电极的端部在单元区域端部彼此连接。特别地，硅柱IOla连接到埋入位线10 。一对栅电极(字线)108a和108b覆盖硅柱IOla的相对侧表面。相似地，硅柱10 连接到埋入位线105a。一对栅电极(字线)108c 和108d覆盖硅柱10 的相对侧表面。其他硅柱IOlc至103c具有相似结构。只要埋入位线由导电材料制成，埋入位线的材料就不限于特定物质。作为埋入位线的导电材料，例如可使用包括氮化钛膜和在氮化钛膜上方的钨膜的多层膜。只要栅电极(字线)由导电材料制成，栅电极的材料就不限于特定物质。作为栅电极(字线)的导电材料，例如可使用与埋入位线相同的材料。隔离沟槽83提供在两个相邻字线(例如栅电极108b和108c)之间。相邻的两个字线被设置在两个相邻硅柱(例如IOla和102a)之间。隔离沟槽83填充有层间绝缘膜。 层间绝缘膜将两个字线彼此隔离。图1至;3B中示出的DRAM具有其中两个字线连接到一个硅柱的双栅结构。但是， 埋入位线仅连接到硅柱中的一条线。如图3A和;3B中所示，形成由热氧化物膜制成的绝缘膜(沟槽底部绝缘膜)104， 从而覆盖位线沟槽^iOb)下部的内表面。埋入位线10fe(105b)覆盖绝缘膜104从而填充位线沟槽^iOb)的下部。埋入位线10fe(105b)经由接触部分3a(3b)连接到下部扩散层 106b (106c)。侧壁15覆盖位线沟槽^iOb)相对侧表面中的一个，该相对侧表面在X方向上面对。侧壁15位于比埋入位线10fe(105b)高的高度上。如图3A中所示，接触部分3a(3b)形成在位线沟槽中和字线沟槽8a下方。 换句话说，接触部分3a(3b)形成在其中埋入位线10fe(105b)在平面图中与字线沟槽8a交叉的区域中。通过用导电材料分别填充自字线沟槽8a的底表面81a向下延伸的接触孔31a 和31b而形成接触部分3a和北。形成接触部分3a和北的材料不限于特定物质。接触部分3a和北例如由与埋入位线10 和10 相同的材料制成。特别地，接触部分3a和: 可由包括氮化钛膜和在氮化钛膜上方的钨膜的多层膜制成。如图3A中所示，每个接触孔31a和31b都具有底表面8c和侧表面。底表面8c接触埋入位线10 (105b)。接触孔31a (31b)的侧表面包括接触半导体衬底100中下部扩散层106c (106b)的侧表面8d ；和接触绝缘膜的其他侧表面Se。作为侧表面8e中的一个且与侧表面8d相对的侧表面8f接触侧壁15。在Y方向上面对的相对侧表面8e接触层间绝缘膜109b，如图;3B中所示。下部扩散层106a、106b和106c中的每一个都用作晶体管的S/D区。下部扩散层 106a、106b和106c通过将杂质扩散到在平面图中与字线108b交叠的半导体衬底100上表面区域中形成，如图2和3A中所示。下部扩散层106a、106b和106c的上表面106d比字线108b下表面高度低。下部扩散层106a、106b和106c通过层间绝缘膜(包括在字线沟槽中)109a与字线10 绝缘。形成层间绝缘膜109a的材料不限于特定物质，只要层间绝缘膜109a能够将字线 108b、接触部分3a和北以及下部扩散层106a、l(^b和106c彼此绝缘即可。层间绝缘膜 109a例如由包括氮氧化硅膜9a和在氮氧化硅膜9a上方的氧化硅膜9b的多层膜制成。在第一实施例中，诸如砷或磷的杂质被引入到下部扩散层106a、106b和106c中。 下部扩散层106a、106b和106c中包括的杂质浓度在向下的方向上降低(从其顶部到其底部)。如图3A和;3B中所示，绝缘膜104覆盖位线沟槽加和2b的底部和下部侧表面，并由此将埋入位线10 和10 与半导体衬底100绝缘。在埋入位线10fe(105b)在平面图中与字线沟槽8a交叉的区域中，埋入位线10fe(105b)的上表面105d与接触部分3a(3b)接触，如图3A中所示。在平面图中位于字线沟槽8a之间的区域中，埋入位线10fe(105b)的上表面105d与层间绝缘膜109b接触，如图:3B中所示。形成层间绝缘膜109b的材料不限于特定物质，只要层间绝缘膜109b能将设置在 Y方向上的相邻硅柱彼此绝缘即可。层间绝缘膜109b例如是包括氮氧化硅膜9a和在氮氧化硅膜9a上方的氧化硅膜9b的多层膜。接触部分3a (3b)的侧表面8d是在X方向上面对的相对侧表面中的一个，其接触硅柱106b (106c)，如图3A中所示。接触部分3a(3b)的侧表面8f是在X方向上面对的相对侧表面中的另一个，其通过侧壁15和绝缘膜104与硅柱106a (106b)绝缘。接触部分3a (3b) 的相对侧表面8e在Y方向上面对，其接触绝缘膜109b，如图;3B中所示(见图16)。换句话说，埋入位线10fe(105b)经由接触部分3a(3b)连接到硅柱IOlb(IOlc) 的下部扩散层106b(106c)。但是，埋入位线10 (105b)与硅柱IOla(IOlb)的下部扩散层 106a(106b)不连接。上部扩散层110形成在每个硅柱IOla至103c中每一个的顶部区域中，如图中所示。上部扩散层110用作晶体管的另一 S/D区。诸如氟化硼(BF2)的杂质扩散到上部扩散层110中。在第一实施例中，例如上部扩散层110含有ρ型杂质，而下部扩散层106a、106b 和106c含有η型杂质。层间绝缘膜11形成在上部扩散层110和层间绝缘膜109a和109b上方，如图
中所示。接触插塞112形成在绝缘膜11中，从而连接到上部扩散层110。电容器113形成在绝缘膜11上方。电容器113包括下部电极113a、电容器绝缘膜11 和上部电极113c。 硅柱IOla至103c和接触插塞112通过层间绝缘膜109a、109b和11而彼此隔离。关于硅柱101b，形成一个垂直晶体管，其包括下部扩散层106b (图3A中所示)， 其经由接触部分3a连接到埋入位线10 ；连接到电容器113的上部扩散层110 ；和一对栅
10电极108a和108b(图2中所示)，其覆盖硅柱IOlb的相对侧表面，且其位于比下部扩散层 106b高和比上部扩散层110低的高度上。尽管为了简单说明，图2示出了包括在DRAM中的九个硅柱，但是硅柱数量不限于此。优选地，可以设置几千至几万个硅柱。这种情况下，优选设置几百至几千个埋入位线和字线。以下，参考图4至21说明图1至3B中所示的DRAM的制造方法。图4至21示出了图1至3B中所示的DRAM的制造方法。图4是示出在制造期间部分DRAM的平面图。图5 至21是示出在制造期间部分DRAM的截面透视图。图5至21中示出的大部分前表面是沿着图2中所示的线A-A取得的截面图。首先，多个位线沟槽2a和2b形成在半导体衬底100中。特别地，通过低压CVD (化学气相沉积)方法将氮化硅膜40形成在半导体衬底100上方。在第一实施例中，使用硅单晶衬底作为半导体衬底100。然后，通过光刻和干法蚀刻工艺在氮化硅膜40中形成部分暴露出半导体衬底100 上表面的位线开口。然后，通过氮化硅膜40作为掩模来各向异性地干法蚀刻半导体衬底 100。由此，形成在Y方向(第一方向)上延伸的位线沟槽2a和2b，如图1和2中所示。在图4至21中省略了用于引出(pulling up)位线的接触部分的说明。作为上述的各向异性干法蚀刻工艺，例如可使用ICP-RIE(电感耦合等离子体反应离子蚀刻)方法。然后，通过热氧化方法形成绝缘膜(沟槽底部绝缘膜)104，从而覆盖位线沟槽2a 和2b的内表面和氮化硅膜40的上表面，如图6中所示。绝缘膜104由氧化硅膜形成。然后，通过CVD方法形成引线材料层，其将作为埋入位线105a和105b，并且由导电材料制成，从而填充了位线沟槽2a和2b。优选地，引线材料层是包括覆盖绝缘膜104的氮化钛膜19和覆盖氮化钛膜19并填充位线沟槽2a和2b的钨膜20的多层膜，如图7中所
7J\ ο然后，向下各向异性地干法蚀刻引线材料层至接触部分3a和3b的顶部高度。由此，形成埋入位线105a和105b，如图7中所示。然后，实施形成侧壁15的工艺。在第一实施例中，在形成埋入位线105a和105b 之后、在形成稍后将说明的字线沟槽8a之前，实施侧壁形成工艺。在形成侧壁15的工艺中，首先通过以下方法形成图8A中示出的侧壁15a。然后， 去除部分侧壁15a，以形成仅覆盖位线沟槽2a (2b)在X方向上面对的相对侧表面中一个的侧壁15，即在图8A的情况下仅覆盖位线沟槽2a(2b)的右侧表面(见图10)的侧壁15。为了形成侧壁15，通过CVD方法在半导体衬底100的整个表面上方形成氮化硅膜。 然后，各向异性地干法蚀刻氮化硅膜，从而暴露出埋入位线105a和105b的上表面。由此， 形成由氮化硅膜制成的侧壁15a，从而覆盖绝缘膜104的暴露表面，所述绝缘膜104覆盖了位线沟槽2a(2b)相对侧表面，如图8A中所示。侧壁15a位于比埋入位线15a和105b高的尚度。然后，形成氧化硅膜116从而填充位线沟槽2a和2b中的剩余空间。例如，使用 CVD方法、ALD(原子层沉积)方法或旋涂方法形成氧化硅膜116。然后，通过蚀刻工艺仅去除规氧化物膜116和侧壁15a的顶部，如图8B中所示。然后，通过CVD方法在半导体衬底100的整个表面上方形成硅膜118。优选地，使用单晶硅膜作为硅膜118，使得晶体颗粒不会引起不均勻蚀刻。单晶硅膜可通过将膜形成温度调整为540°C以下而获得。然后，将杂质引入到硅膜118的上部118a中，其覆盖了氮化硅膜40的上表面；硅膜118的侧面部分118b中，其覆盖位线沟槽2a (2b)的一个侧表面(图9情况下为右侧表面)；硅膜118的部分下部118d中，其覆盖氧化硅膜116的上表面(图9的情况下，其覆盖氧化硅膜116上表面的右面一半)。硅膜118的部分118b覆盖位线沟槽2a (2b)两个相对侧表面中的一个(图9的情况下为右侧表面)，其是稍后不从其去除侧壁15a的侧表面。被引入到硅膜118中的杂质例如是氟化硼(BF2)。作为将杂质引入到上部118a、侧面部分118b和部分的下部118d中，而不将杂质引入到硅膜118的其他侧面部分中(图9的情况下为左侧部分)的方法，例如可使用倾斜离子注入。图9示出了其中使用倾斜离子注入以将杂质选择性引入到硅膜118中的情况。当将杂质引入到硅膜118中时，杂质不仅被引入到侧面部分118b中，也被引入到从侧面部分118b垂直延伸的部分下部118d中。为此，可采用以两个不同的注入角度来注入杂质的两级离子注入方法，以实现相对于侧面部分118b和部分下部118d的最佳注入角度。此处，注入角度表示通过离子注入方向和半导体衬底100上表面的垂直线形成的倾斜角度。当使用两级离子注入方法将杂质引入到硅膜118中时，例如，优选在5keV的加速度能量下以2E14cnT2的剂量，和20度和30度的两个注入角度来实施离子注入。注入角度可根据下部118d的厚度和侧面部分118b的垂直长度而进行调整。然后，硅膜118不含有杂质的无杂质部分(硅膜118的左侧部分和下部118d的左面一半)通过诸如氨水(NH3)的蚀刻剂的湿法蚀刻工艺去除。由此，暴露出氧化硅膜116的一半上表面(图9的情况下为其左面一半)。此外，暴露出覆盖位线沟槽2a(2b)相对侧表面的一个侧壁15a的上表面，如图9中所示。然后，通过以剩余的部分硅膜118(图10中示出的侧面部分118b，下部118d的右面一半和上部118a)作为掩模，通过湿法蚀刻工艺来去除暴露出的侧壁15a。由此，保留了覆盖在X方向上面对的位线沟槽2a(2b)的相对侧表面中一个(图10的情况下，为右侧表面)的侧壁15，如图10中所示。此外，暴露出覆盖位线沟槽2a(2b)的相对侧表面中一个 (图10的情况下，为左侧表面)的绝缘膜104的一部分。当侧壁15和绝缘膜104分别由氮化钛膜和氧化硅膜制成时，含有氨和过氧化氢的混合溶液能有效且选择性去除侧壁15，优选将其用作用于湿法蚀刻侧壁15的蚀刻剂。侧壁15防止绝缘膜104的必要部分在稍后去除氧化硅膜116和一部分绝缘膜104 的湿法蚀刻工艺中，以及去除层间绝缘膜109b的稍后的湿法蚀刻工艺中被蚀刻。而且，在形成接触部分3a和3b之后，侧壁15和绝缘膜104防止接触部分3a和3b不恰当地连接到与将连接到接触部分3a和3b的下部扩散层相邻的其他的下部扩散层。由此，在第一实施例中，侧壁15仅覆盖在X方向上面对的位线沟槽2a(2b)相对侧表面中的一个。而且，覆盖位线沟槽2a(2b)左侧表面的部分绝缘膜104被暴露到位线沟槽2a(2b)。绝缘膜104的暴露部分将在稍后的工艺中去除，以形成连接到埋入位线 105a(105b)以及下部扩散层106b(106c)的接触部分3a和3b。
在第一实施例中，绝缘膜104的整个左侧部分都暴露到位线沟槽2a (2b)。因此，与暴露出绝缘膜104的一部分左侧部分时相比，容易以高精确度形成侧壁15。因此，第一实施例的方法容易用于小型化半导体器件。更特别地，如果暴露出绝缘膜104的部分的左侧部分，则必须保留覆盖位线沟槽 2a(2b)左侧表面的具有预定形状的侧壁。为此，必须提供覆盖侧壁的牺牲层。因此，需要形成这种牺牲层的工艺和使得侧壁形状为预定形状的工艺，从而使得制造工艺比本发明第一实施例更复杂，且降低了产率。而且，由于必须提供覆盖侧壁的这种牺牲层，因此位线沟槽2a和2b的内部直径被减少了牺牲层厚度。因此，当调整侧壁形状时，可能发生缺陷蚀刻，例如，可能出现蚀刻残余物保留在位线沟槽2a和2b中的情况，从而使得与本发明第一实施例的制造方法相比，该制造工艺更不适用于小型化半导体器件。然后，通过各向同性地干法蚀刻工艺来去除硅膜118的剩余部分，如图11中所示。 然后，通过使用诸如氢氟酸溶液的蚀刻剂的湿法蚀刻工艺来去除暴露的氧化硅膜116和由氧化硅膜制成且覆盖位线沟槽2a(2b) —个侧表面的绝缘膜104的暴露部分。由此，暴露出位线沟槽2a(2b)的相对侧表面中的一个，其是半导体衬底100的侧表面，如图12中所示。 此外，暴露出分别填充了位线沟槽2a和2b的下部的埋入位线105a和105b，如图12中所
示 ο然后，通过CVD方法形成氮氧化硅膜9a，从而覆盖位线沟槽2a和2b的内表面，如图13中所示。然后，使用SOD(旋涂式介电)材料在氮氧化硅膜9a上方形成填充位线沟槽 2a和2b的氧化硅膜％。由此，形成包括氮氧化硅膜9a和氧化硅膜9b的层间绝缘膜109b， 从而填充位线沟槽2a和2b，如图13中所示。然后，在氮化硅膜40上方形成氧化硅膜41。然后，实施干法蚀刻工艺，以形成在X 方向(第二方向)上延伸的字线沟槽8a，如图14中所示。字线沟槽8a的底部表面81a比埋入位线105a和105b上表面的高度更高。在一定条件下实施干法蚀刻工艺，从而以相同蚀刻速率来蚀刻氧化硅膜41和％、氮化硅膜40、氮氧化硅膜9a、以及硅衬底IOlaUOlb和 101c。替换地，可分离地蚀刻绝缘膜和硅膜。由此，在字线沟槽8a在平面图中与埋入位线105a和105b交叉的区域中，填充位线沟槽2a和2b的层间绝缘膜109b暴露到字线沟槽8a，如图14中所示。此外，在位线沟槽 2a和2b之间的区域中，半导体衬底100(硅衬底IOlaUOlb和101c)暴露到字线沟槽8a。 字线沟槽8a限定了硅柱IOla至103c (图14中仅示出了硅柱IOlaUOlb和IOlc)。然后，通过CVD方法在半导体衬底100的整个表面上形成氮化硅膜。然后，各向异性地干法蚀刻氮化硅膜，以暴露出部分的半导体衬底100 (字线沟槽8a的底表面81a)。由此，形成了由氮化硅膜制成的侧壁掩模14，从而覆盖字线沟槽8a的整个侧表面。然后，通过干法蚀刻工艺去除包括在层间绝缘膜109b中且暴露到字线沟槽8a的氮氧化硅膜9a和氧化硅膜％。由此，从字线沟槽8a底表面81a向下延伸的接触孔31a和 31b被形成在埋入位线105a和105b在平面图中与字线沟槽8a交叉的区域中，如图16中所示。接触孔31a和31b暴露出埋入位线105a和105b的上表面。接触孔31a和31b中的每一个都包括底表面8c和侧表面8d、8e和8f。底表面8c 是埋入位线105a(105b)的暴露的上表面。侧表面8d是接触孔31a(31b)在X方向上面对的相对侧表面中的一个，并且是半导体衬底100的暴露的侧表面(如稍后将说明的，其将成为下部扩散层106a、106b或106c)。侧表面8e是层间绝缘膜109b的侧表面。侧表面8f面对侧表面8d，且是侧壁15的暴露的侧表面。因此，通过用导电材料膜填充接触孔31a和31b可以容易形成接触部分3a和3b。 接触部分3a和3b经由接触孔31a和31b的底表面8c而连接到埋入位线105a和105b。此外，接触部分3a和3b经由接触孔31a和31b的侧表面81d而连接到半导体衬底100。由于侧表面8e和9f分别是层间绝缘膜109b和侧壁15的暴露的侧表面，因此接触部分3a和 3b中的每一个都仅连接到半导体衬底100中的一个下部扩散层。然后，将诸如砷或磷的杂质引入到半导体衬底100的表面区域中，以形成字线沟槽8a的底表面81a。优选地，使用离子注入方法将杂质引入到半导体衬底100中，以形成下部扩散层106a、106b和106c。当使用离子注入方法时，下部扩散层106a、106b和106c的杂质浓度从其顶部到其底部地在向下的方向上降低。优选地，使用倾斜离子注入来引入杂质，以形成下部扩散层106a、106b和106c。优选地，调整注入角度从而接近接触孔31a(31b)侧表面8d的垂直线，而非半导体衬底100上表面的垂直线。这种情况下，下部扩散层106a、106b和106c的杂质浓度从其顶部向其底部降低。而且，下部扩散层106a、106b和106c的杂质浓度从侧表面8d向注入方向降低。当使用倾斜离子注入方法时，侧表面8d的杂质浓度足够高，从而降低了接触部分3a(3b)和下部扩散层106b (106c)之间的连接电阻值。然后，形成由钛膜或钴膜(未示出)制成的薄膜，从而覆盖接触孔31a和31b的内表面。然后，实施热处理工艺，以从接触半导体衬底100的接触孔31a和31b的侧表面8d 生长硅化钛或者硅化钴。从而，能降低下部扩散层106b(106c)和接触部分3a(3b)之间的连接电阻值。优选地，形成硅化钴以进一步降低电阻值。然后，通过CVD方法将用于形成接触部分3a和3b的导电材料提供到接触孔3Ia和 31b中。由此，形成填充了接触孔31a和31b的引线材料层。例如，引线材料层由与埋入位线 105a和105b相同的材料制成。优选地，引线材料层是多层膜，其包括覆盖接触孔31a(31b) 内表面的氮化钛膜19，和覆盖氮化钛膜19且填充接触孔31a(31b)的钨膜20。当接触部分3a和3b由与埋入位线105a和105b相同的材料制成时，在形成接触部分3a和3b的工艺中和在形成埋入位线105a和105b的工艺中可使用相同的设备。而且， 能减少制造第一实施例半导体器件所需的材料数量，从而提高制造效率。然后，向下各向异性地干法蚀刻引线材料层至接触部分3a和3b的顶部高度。由此，暴露下部扩散层106a、106b和106c的侧表面。由此，形成接触部分3a和3b，从而分别填充接触孔31a和31b的下部，如图18中所示。埋入位线105a和105b分别经由接触部分 3a和3b而连接到下部扩散层106b和106c。接触部分3a(3b)和下部扩散层106b(106c)的连接面积根据接触部分3a(3b)的垂直长度而变化。可通过调整引线材料层的蚀刻终点来调整接触部分3a(3b)的垂直长度。 在第一实施例中，形成接触孔31a和31b，使其从字线沟槽8a的底表面81a向下延伸。然后，将导电材料提供到接触孔31a和31b中，以形成接触部分3a和3b。因此，接触部分3a 和3b处在比字线沟槽8a底表面81a低的高度上。而且，接触部分3a和3b彼此绝缘。因此，字线沟槽8a的底表面81a (下部扩散层106a、106b和106c的顶表面)可用于检测引线材料层的蚀刻终点。现有技术的情况下没有检测蚀刻终点的方式。为此，很难控制被蚀刻元件的被蚀刻上表面的位置，从而导致终点变化较大。另一方面，在第一实施例中，作为字线沟槽8a底表面81a的硅表面可用于检测蚀刻工艺的终点，从而增强蚀刻工艺的可控性。因此，通过改变字线沟槽8a底表面81a和埋入位线105a(105b)顶表面之间的距离，可以容易且精确地控制接触部分3a(3b)和下部扩散层106b(106c)之间的连接面积 (接触部分3a和3b的垂直长度)。因此，能获得实现了埋入位线105a(105b)和下部扩散层106b (106c)之间连接电阻值变化很小的半导体器件。另一方面，根据用于形成半导体器件的现有技术方法，其在图23至30中示出， 仅去除了部分的绝缘膜204，以形成将半导体衬底200部分暴露至沟槽202a(202b)的孔 100a。然后，形成多晶硅膜117从而填充沟槽202a和202b。然后，蚀刻多晶硅膜117从而仅保留填充孔IOOa的一部分多晶硅膜117。由此，形成接触部分13a和13b，如图28中所示。然后，形成导电膜120从而填充沟槽202a和202b。然后，向下蚀刻导电膜120至接触部分13a和13b的顶部高度。由此，形成埋入位线205a和205b，如图30中所示。在现有技术的情况下，孔IOOa和接触部分13a和13b的形状变化以及埋入位线 205a和205b的垂直厚度的变化可能变大。因此，在埋入位线205a(205b)和下部扩散层 206a(206b)之间的连接电阻值的变化较大。在本发明第一实施例的情况下，可在形成字线沟槽8a的工艺之后执行形成下部扩散层106a、106b和106c的工艺，和形成接触部分3a和3b的工艺。此外，可首先执行形成下部扩散层106a、106b和106c的工艺，和形成接触部分3a和3b的工艺中的任一个。替换地，如在本发明的第一实施例中，在形成接触部分3a和3b的工艺期间，可实施形成下部扩散层106a、106b和106c的工艺。如果在蚀刻引线材料层以形成接触部分3a和3b的工艺之前，执行形成下部扩散层106a、106b和106c的工艺，则下部扩散层106a、106b和106c的顶表面可用于检测引线材料层的蚀刻终点。如果在蚀刻引线材料层以形成接触部分3a和3b的工艺之后，执行形成下部扩散层106a、106b和106c的工艺，则暴露到字线沟槽8a底表面81a的部分半导体衬底100可用于检测引线材料层的蚀刻终点。然后，氮氧化硅膜9a可通过CVD方法形成，从而覆盖字线沟槽8a的底表面。然后， 由SOD材料制成的氧化硅膜9b形成在氮氧化硅膜9a上方，从而填充字线沟槽8a的底部。由此，形成包括氮氧化硅膜9a和氧化硅膜9b的层间绝缘膜(填充字线沟槽的绝缘膜)109a， 从而填充字线沟槽8a的下部和在接触部分3a和3b上方的孔，以及覆盖下部扩散层106a、 106b和106c，如图19中所示。然后，通过干法蚀刻工艺去除覆盖字线沟槽8a侧表面的侧壁14，以将硅柱101a、 IOlb和IOlc暴露到字线沟槽8a，如图20中所示。然后，形成栅极绝缘膜82，从而覆盖硅柱 IOlaUOlb和IOlc的暴露的侧表面，如图21中所示。然后，通过CVD方法将用于形成栅电极108b的导电材料提供到字线沟槽8a中，以形成引线材料层。例如，引线材料层由与埋入位线105a和105b相同的导电材料制成。优选地，引线材料层由包括氮化钛膜19和钨膜20的多层膜制成。氮化钛膜19覆盖栅极绝缘膜 82的侧表面和层间绝缘膜109a的上表面。钨膜20覆盖氮化钛膜19并填充字线沟槽8a。
然后，通过干法蚀刻工艺等去除部分的引线材料层，以在字线沟槽8a的大致水平中心形成隔离沟槽83。将层间绝缘膜109a的上表面部分地暴露到隔离沟槽83。由此，栅电极108b和108c (栅电极108c未在图21中示出)形成在层间绝缘膜109a上，如图21中所示。栅电极108b和108c通过隔离沟槽83而相互分开。然后，形成层间绝缘膜从而填充隔离沟槽83和字线沟槽8a。然后，通过蚀刻工艺去除位于半导体衬底100上方的氧化硅膜41和氮化硅膜40， 以暴露出硅柱IOla至103c。然后，在硅柱IOla至103c的上表面区域中形成上部扩散层 110，其位于比栅电极108a、108b、108c和108d高的高度上。上部扩散层110用作S/D区， 如图1和3B中所示。然后，执行在上部扩散层110上方形成接触插塞112的工艺，和在接触插塞112上方形成电容器113的工艺。由此，能获得图1至3中示出的半导体存储器件。如上所述，根据本发明第一实施例的半导体器件制造方法包括形成埋入位线 105a和105b的工艺，从而填充在Y方向上延伸的位线沟槽2a和2b的底部，位线沟槽2a和 2b的内表面被绝缘膜104覆盖；形成在X方向上延伸且具有底表面81a的字线沟槽8a的工艺，所述底表面81a暴露出部分的半导体衬底100且比埋入位线105a和105b的上表面 105d的高度高；将杂质扩散到暴露到字线沟槽8a底表面81a的部分半导体衬底100中的工艺，以形成下部扩散层106a、106b和106c ；以及分别形成连接埋入位线105a和105b以及下部扩散层106b和106c的接触部分3a和3b的工艺。因此，将离子注入方法用作将杂质扩散到半导体衬底100中，以形成下部扩散层 106a、106b和106c的方法。离子注入方法能比现有技术的热扩散方法更容易且更精确地控制杂质剂量，其中，在现有技术中执行热处理工艺，以扩散包括在接触部分中的杂质。因此， 容易提供实现了下部扩散层106a、106b和106c电阻值变化较小和可靠性较高的半导体器件。此外，本发明的第一实施例中不使用现有技术的热扩散方法来将杂质引入到半导体衬底100中以形成下部扩散层106a、106b和106c。因此，在本发明第一实施例中，对于热处理方法所必须的含有杂质的材料不需要被用作形成接触部分3a和3b的材料。为此，本发明第一实施例的制造方法对用于形成接触部分3a和3b的材料具有很大程度的自由度。 因此，与执行热扩散方向的情况相比，接触部分3a和3b可由保证更安全和导电性更优秀的材料制成。特别是，例如，通过热扩散方法，在现有技术中使用砷掺杂的硅膜来形成杂质扩散层。但是，使用剧毒的三氢砷化(AsH3)气体用于形成砷掺杂的硅膜，从而导致使用时的高成本以保证安全性。另一方面，在本发明的第一实施例中使用保证安全性的砷离子注入，从而实现了安全和低成本。而且，根据第一实施例的制造方法，在形成填充内表面被绝缘膜104覆盖的位线沟槽2a和2b底部的埋入位线105a和105b的工艺之后，执行形成接触部分3a和3b的工艺。为此，可形成接触部分3a和3b，同时埋入位线105a和105b覆盖绝缘膜104的底部。 从而，防止绝缘膜104的底部被损坏。因此，能防止由绝缘膜104底部损坏而导致的埋入位线105a(105b)和半导体衬底100之间的短路。此外，能防止相邻埋入位线之间的短路。而且，根据第一实施例的制造方法，仅在形成了柱形晶体管的一部分存储单元区
16域中且不在位线引出接触部分(bit-line-pulling contact portion)中，在字线沟槽8a 下方形成下部扩散层106a、106b和106c。为此，在本发明第一实施例中可省略在现有技术中需要的用于覆盖图31中示出的位线引出接触部分的光刻工艺。因此，本发明的第一实施例中可省略现有技术中需要的形成和去除多个侧壁的工艺以及形成和蚀刻多个埋入膜的工艺。从而，明显简化了制造工艺，从而增加了制造产量并降低了制造成本。如此处使用的，以下方向性术语“向前”、“向后”、“上方”、“向下”、“垂直”、“水平”、
“下方”和“横向”以及任何其他相似的方向性术语指的是本发明装配的设备方向。因此，用于描述本发明的这些术语应相对于本发明装配的设备进行解释。诸如此处使用的“基本上”、“大约”和“近似”的程度术语意思是所修饰项的合理偏差量，使得最终的结果不会被明显改变。例如，如果偏差没有否定其所修饰的词语的含义， 则这些术语可解释为包括所修饰项的至少士5百分比的偏差。很明显，本发明不限于上述实施例，且可对其进行修改和变化而不超出本发明的范围和精神。此外，虽然在权利要求部分没有特别要求，但是本申请保留在任何适当时间在权利要求部分中包括下文的半导体方法的权利。一种半导体器件的制造方法可包括但是不限于以下工艺。在半导体衬底中形成第一沟槽。该第一沟槽在第一水平方向上延伸。形成第一绝缘膜，其至少覆盖第一沟槽下部的内表面。在第一沟槽的下部中形成位线。位线通过第一绝缘膜与半导体衬底绝缘。在半导体衬底中形成第二沟槽。第二沟槽在不同于第一方向的第二水平方向上延伸。第二沟槽的底部高度高于第一沟槽的底部高度。在半导体衬底中形成含有第一杂质的第一扩散层。第一扩散层与第一沟槽和第二沟槽的底表面相邻。在位线上方的第一沟槽中形成接触部分。 接触部分连接位线和第一扩散层。关于上述方法，通过离子注入方法执行形成第一扩散层。关于上述方法，形成接触部分包括在第二沟槽下方形成接触部分。上述方法还包括以下工艺。在形成第一扩散层和接触部分之后，在接触部分上方形成第二绝缘膜，从而填充第二沟槽的下部。在第二绝缘膜上方形成字线。字线与第二沟槽的侧表面相邻。关于上述方法，形成接触部分的工艺包括以下工艺。形成自第二沟槽的底表面向下延伸的接触孔。该接触孔暴露出位线的上表面。形成填充接触孔的导电膜。关于上述方法，第一沟槽至少具有在第二方向上相互面对的第一和第二侧表面。 该方法还包括以下工艺。在形成位线之后，在形成第二沟槽之前，在位线上方形成侧壁。该侧壁覆盖第一沟槽第一侧表面的上部。形成接触孔的工艺包括形成暴露出位线上表面、侧壁、和一部分第二侧表面的接触孔的工艺。
权利要求
1.一种半导体器件，包括半导体衬底，所述半导体衬底具有第一沟槽，所述第一沟槽至少具有相互面对的第一和第二侧表面；在所述第一沟槽中的位线，所述位线与所述半导体衬底绝缘；和在所述第一沟槽中的接触部分，所述接触部分电连接到所述位线，所述接触部分接触所述第一沟槽的第一侧表面，且所述接触部分与所述第一沟槽的第二侧表面绝缘。
2.如权利要求1所述的半导体器件，还包括第一绝缘膜，所述第一绝缘膜至少覆盖所述第一沟槽下部的内表面，所述第一绝缘膜使得所述位线和所述半导体衬底绝缘，其中，所述位线位于所述第一沟槽的下部中，并且所述接触部分位于所述位线上方。
3.如权利要求2所述的半导体器件，其中所述第一绝缘膜覆盖所述第一沟槽的底表面，所述第一沟槽的至少一部分第二侧表面，和所述第一沟槽的第一侧表面的下部，并且所述第一绝缘膜使得所述接触部分和所述第一沟槽的所述第二侧表面绝缘。
4.如权利要求3所述的半导体器件，还包括第二绝缘膜，所述第二绝缘膜覆盖所述第一绝缘膜的第一部分，所述第一部分覆盖所述第一沟槽的第二侧表面的上部，所述第一部分和所述第二绝缘膜使得所述接触部分和所述第一沟槽的所述第二侧表面绝缘。
5.如权利要求1所述的半导体器件，其中 所述第一沟槽在第一水平方向上延伸，所述半导体衬底具有在不同于所述第一水平方向的第二水平方向上延伸的第二沟槽，和所述第一沟槽的底部高度低于所述第二沟槽的底部高度。
6.如权利要求5所述的半导体器件，其中，所述接触部分位于所述第二沟槽下方。
7.如权利要求5所述的半导体器件，其中，所述接触部分的顶部高度低于所述第二沟槽的底部高度。
8.如权利要求5所述的半导体器件，还包括覆盖所述接触部分的第三绝缘膜，所述第三绝缘膜填充所述第二沟槽的底部。
9.如权利要求5所述的半导体器件，其中所述半导体衬底具有与所述第一沟槽和所述第二沟槽的底表面相邻的第一扩散区，所述第一扩散区含有第一杂质，并且所述接触部分连接所述第一扩散区和所述位线。
10.如权利要求9所述的半导体器件，其中，所述第一扩散区具有朝着向下方向降低的杂质浓度。
11.如权利要求8所述的半导体器件，其中所述第二沟槽具有相互面对的第一和第二侧表面，并且所述半导体器件还包括在所述第三绝缘膜上方的第四绝缘膜，所述第四绝缘膜覆盖所述第二沟槽的所述第一侧表面；和在所述第三绝缘膜上方的字线，所述字线与所述第四绝缘膜相邻，且所述字线在所述第二水平方向上延伸。
12.如权利要求11所述的半导体器件，其中，所述字线用作栅电极。
13.如权利要求2所述的半导体器件，其中，所述位线和所述接触部分由相同导电材料制成。
14.一种半导体器件，包括半导体衬底，所述半导体衬底具有在平面图中相互交叉的第一和第二沟槽，所述第一沟槽的底部高度低于所述第二沟槽的底部高度，所述第一沟槽具有自所述第二沟槽的底表面向下延伸的第一部分，并且所述第一部分至少具有相互面对的第一和第二侧表面； 在所述第一部分中的位线，所述位线与所述半导体衬底绝缘；和在所述第一部分中的接触部分，所述接触部分电连接到所述位线，所述接触部分接触所述第一部分的所述第一侧表面，并且所述接触部分与所述第一部分的所述第二侧表面绝缘。
15.如权利要求14所述的半导体器件，还包括第一绝缘膜，所述第一绝缘膜至少覆盖所述第一部分的下部区域的内表面，所述第一绝缘膜使得所述位线和所述半导体衬底绝缘，其中，所述位线位于所述第一部分的下部区域中，并且所述接触部分位于所述位线上方。
16.如权利要求15所述的半导体器件，其中所述第一绝缘膜覆盖所述第一部分的底表面，所述第一部分的至少一部分所述第二侧表面，和所述第一部分的所述第一侧表面的下部，并且所述第一绝缘膜使得所述接触部分和所述第一部分的所述第二侧表面绝缘。
17.一种半导体器件，包括半导体衬底，所述半导体衬底具有第一表面和自所述第一表面向下延伸的第一沟槽， 所述第一沟槽在第一水平方向上延伸，并且所述第一沟槽至少具有相互面对的第一和第二侧表面；第一半导体部分，所述第一半导体部分从所述半导体衬底的第一表面向上延伸，所述第一半导体部分在平面图中与所述第一沟槽的所述第一侧表面相邻；第二半导体部分，所述第二半导体部分从所述半导体衬底的第一表面向上延伸，所述第二半导体部分在平面图中与所述第一沟槽的所述第二侧表面相邻，并且所述第一和第二半导体部分被设置在不同于所述第一水平方向的第二水平方向上； 在所述第一沟槽中的位线，所述位线与所述半导体衬底绝缘；和在所述第一沟槽中的接触部分，所述接触部分电连接到所述位线，所述接触部分接触所述第一沟槽的所述第一侧表面，并且所述接触部分与所述第一沟槽的所述第二侧表面绝缘。
18.如权利要求17所述的半导体器件，还包括覆盖所述半导体衬底的所述第一表面的第一绝缘膜，所述第一绝缘膜填充所述第一沟槽；和在所述第一绝缘膜上方的一对字线，所述一对字线在所述第二水平方向上延伸，所述第一和第二半导体部分位于所述一对字线之间，并且所述一对字线在平面图中与所述接触部分部分重叠。
19.如权利要求17所述的半导体器件，还包括覆盖所述第一沟槽的底表面、所述第一沟槽的至少一部分的所述第二侧表面、和所述第一沟槽的所述第一侧表面的下部的第二绝缘膜，所述第二绝缘膜使得所述位线和所述半导体衬底绝缘；在所述半导体衬底中的第一扩散区，所述第一扩散区含有第一杂质，所述第一扩散区与所述半导体衬底的所述第一表面和所述第一沟槽的所述第一侧表面相邻，并且所述第一扩散区在平面图中与所述第一半导体部分相邻；在所述半导体衬底中的第二扩散区，所述第二扩散区含有第二杂质，所述第二扩散区与所述半导体衬底的所述第一表面和所述第一沟槽的所述第二侧表面相邻，并且所述第二扩散区在平面图中与所述第二半导体部分相邻，其中，所述接触部分连接所述第一扩散区域和所述位线，并且所述第二绝缘膜使得所述接触部分和所述第二扩散区绝缘。
20.如权利要求17所述的半导体器件，还包括在所述第一半导体部分的顶部区域中的第三扩散区，所述第三扩散区含有第三杂质， 在所述第二半导体部分的顶部区域中的第四扩散区，所述第四扩散区含有第四杂质，并且所述第三杂质和所述第四杂质的导电类型不同于所述第一杂质和所述第二杂质。
全文摘要
本发明提供一种半导体器件，其包括但不限于半导体衬底；位线；和接触部分。半导体衬底具有第一沟槽，所述第一沟槽至少具有相互面对的第一和第二侧表面。位线位于第一沟槽中。位线与半导体衬底绝缘。接触部分位于第一沟槽中。接触部分电连接到位线。接触部分接触第一沟槽的第一侧表面。接触部分与第一沟槽的第二侧表面绝缘。
文档编号H01L21/768GK102201410SQ20111007597
公开日2011年9月28日 申请日期2011年3月24日 优先权日2010年3月26日
发明者三笠典章 申请人:尔必达存储器株式会社