专利名称：半导体器件及形成方法、vdmos晶体管及形成方法
技术领域：
本发明涉及半导体制造领域，特别是一种半导体器件及其形成方法、VDMOS晶体管及形成方法。
背景技术：
随着半导体工艺技术的不断发展，基于B⑶(Bipolar/CMOS/DMOS)的产品可以集成复杂的控制功能，使它成为功率集成电路的主流工艺技术。BCD工艺可以针对不同的电路选择不同的器件来达到相应子电路的最优化，实现整个电路的低功耗、高集成度、高速度、 高驱动能力、大电流的要求。现有B⑶工艺中出现的高压MOS晶体管包括LDMOS(横向双扩散金属氧化物半导体)晶体管和VDMOS (垂直双扩散金属氧化物半导体)晶体管。其中在VDMOS晶体管中，如图1所示，当对核心器件区的半导体器件施加一定电压时，电力线将在P阱区的边角处区域 (图1所示的I、II、III、IV)聚集，使得边角处区域容易发生电压击穿。在核心器件区的中心区域，相邻P阱区的边角处区域能够共同承担来自衬底的电压；而对于核心器件区靠近边缘区域的P阱区的边角处区域，如图1的IV区域，只能独自承担来自衬底的电压，从而使得该边角处区域的电场最强，最容易发生击穿。因此，一般会在边缘区上做特殊的设计来保护最靠近边缘区的P阱区，避免其过早发生击穿，从而提高整个半导体器件的击穿电压。对于最靠近器件边缘区的ρ阱区的保护，现有的方法是在边缘区上设置终止结构，改变最边缘P阱区边角处区域的电力线分布。常见的方式如图2所示，在靠近核心器件区的边缘区200上设置浮置结构210，从而减小最边缘ρ阱区的边角处区域的电场分布，即减少电力线220在边角处区域230聚集，从而提升整个半导体器件的击穿电压。在美国专利US6376890中也介绍了一种在边缘末端设置场板和浮置结构的终止结构。但是上述这些结构仅考虑了最边缘ρ阱区的电压击穿问题。实际上，当最边缘的 P阱区通过终止结构避免电压击穿时，电场最强的地方反而集中在次边缘的P阱区上，从而使得击穿电压问题发生在次边缘P阱区边角处区域，导致整个半导体器件的击穿电压仍然无法提高。图3示出了现有结构中，靠近边缘区数个P阱区的电场强度分布，可以看出除了最边缘的P阱区外，次边缘的P阱区电场强度最高。
发明内容
本发明解决的问题是提供一种半导体器件及形成方法、VDMOS晶体管及形成方法， 从而解决现有工艺中半导体器件击穿电压容易发生在次边缘的P阱区上的问题，提高整个半导体器件的耐压能力。为解决上述问题，本发明采用如下技术方案一种半导体器件的形成方法，包括如下步骤提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；在所述外延层上依次形成栅介质层和多晶硅层；刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对外延层进行离子注入，在多晶硅栅极之间的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结
距最短。可选的，所述结距由核心器件区中心向边缘区逐渐缩短。可选的，所述相邻结距比为0. 5 0. 9。可选的，最靠近边缘区的结距以外的位于核心器件区内的至少两个结距相同。可选的，所述最靠近边缘区的结距与位于核心器件区中心的结距比为0. 4 0. 7。可选的，还包括在边界区形成终止结构。可选的，所述终止结构为浮置结构或场板结构。可选的，所述终止结构采用在外延层内掺杂形成。一种半导体器件的结构，包括半导体衬底，所述半导体衬底包含核心器件区和边缘区，位于半导体衬底上的外延层，所述核心器件区的外延层上依次具有栅介质层和多晶硅栅极，所述多晶硅栅极之间的外延层内形成有阱区，所述相邻阱区之间的距离为结距，最靠近边缘区的结距最短。可选的，所述结距由核心器件区中心向边缘区逐渐缩短。可选的，所述相邻结距比为0. 5 0. 9。可选的，最靠近边缘区的结距以外的位于核心器件区内的至少两个结距相同。可选的，最靠近边缘区的结距与位于核心器件区中心的结距比为0. 4 0. 7。
可选的，所述边缘区包含有终止结构。可选的，所述终止结构为浮置结构或场板结构。一种VDMOS晶体管的形成方法，包含如下步骤提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；在所述外延层上依次形成栅介质层和多晶硅层；刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对外延层进行离子注入，在多晶硅栅极之间的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短；以多晶硅栅极为掩膜，向多晶硅栅极两侧的阱区内注入离子，形成源极；在与栅极和源极对应的半导体衬底背面形成漏极。一种VDMOS晶体管的结构，包括半导体衬底，所述半导体衬底包含核心器件区和边缘区，位于半导体衬底上的外延层，所述核心器件区的外延层上依次具有栅介质层和多晶硅栅极，所述多晶硅栅极之间的外延层内形成有阱区，所述相邻阱区之间的距离为结距， 位于多晶硅栅极两侧阱区内的源极，位于栅极和源极对应的半导体衬底背面的漏极，最靠近边缘区的结距最短。与现有技术相比，本发明的技术方案具有以下优点通过先形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对半导体衬底进行离子注入，在多晶硅栅极两侧的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短。当最边缘的阱区被终止结构保护后，由于最靠近边缘区的结距最短，使得此边缘的阱区所承担的电场能够被其旁边的阱区分担，从而防止次边缘阱区因电场过强而被击穿，导致整个器件击穿电压降低的问题。
图1为现有工艺形成的半导体器件边缘结构示意图；图2为现有工艺形成的半导体器件边缘电场分布示意图；图3为现有工艺形成的半导体器件边缘电场强度曲线图；图4为本发明形成半导体器件的具体实施方式
流程示意图；图5为本发明形成VDMOS晶体管具体实施方式
示意图；图6至图11为本发明形成半导体器件的第一实施例示意图；图6至图14为本发明形成VDMOS晶体管的第一实施例示意图；图15为本发明采用第一实施例方案形成的半导体器件边缘电场强度曲线图；图16至图21为本发明形成半导体器件的第二实施例示意图；图16至图M为本发明形成VDMOS晶体管的第二实施例示意图。
具体实施例方式发明人发现现有工艺制备的终止结构，只能保护到最边缘的阱区，并且终止结构在减小最边缘阱区的电场强度时，反而会增加次边缘阱区的电场强度，导致次边缘阱区容易被击穿，使得整个半导体器件不能达到良好的击穿电压性能。其原因在于半导体器件最边缘的阱区，其边角处区域独自承担来自半导体衬底的电压，分布其上的电力线最密集，电场最强。而且，当相邻阱区之间的距离都相等时，越靠近边缘，电场强度会逐渐增强；现有结构中的终止结构在保护最边缘的阱区的同时，使得次边缘的阱区所受的电场强度变得最强，从而容易引起次边缘阱区发生电压击穿，影响了整个半导体器件的击穿电压性能。为了解决上述问题，本发明人通过研究分析，提出了如下解决方案如图4所示， 执行步骤S11，提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；执行步骤S12，在所述外延层上依次形成栅介质层和多晶硅层；执行步骤S13，刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；执行步骤S14，以所述多晶硅栅极为掩膜，对半导体衬底进行离子注入， 在多晶硅栅极两侧的半导体衬底内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短。基于上述流程形成的半导体器件包括半导体衬底，所述半导体衬底包含核心器件区和边缘区，位于半导体衬底上的外延层，所述核心器件区的外延层上依次具有栅介质层和多晶硅栅极，所述多晶硅栅极之间的外延层内形成有阱区，所述相邻阱区之间的距离为结距，最靠近边缘区的结距最短。本发明提供的一种VDMOS晶体管的形成方法，如图5所示，步骤S21，提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；步骤 S22，在所述外延层上依次形成栅介质层和多晶硅层；步骤S23，刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；步骤S24，以所述多晶硅栅极为掩膜，对外延层进行离子注入，在多晶硅栅极之间的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短；步骤S25，以多晶硅栅极为掩膜，向多晶硅栅极两侧的阱区内注入离子，形成源极；步骤S26，在与栅极和源极对应的半导体衬底背面形成漏极。
基于上述VDMOS晶体管的形成方法形成的VDMOS晶体管结构，包括半导体衬底， 所述半导体衬底包含核心器件区和边缘区，位于半导体衬底上的外延层，所述核心器件区的外延层上依次具有栅介质层和多晶硅栅极，所述多晶硅栅极之间的外延层内形成有阱区，所述相邻阱区之间的距离为结距，位于多晶硅栅极两侧阱区内的源极，位于栅极和源极对应的半导体衬底背面的漏极，所述最靠近边缘区的结距最短。本发明的实施例通过先形成多晶硅栅极，所述靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对半导体衬底进行离子注入，在多晶硅栅极两侧的半导体衬底内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短。从而使得最边缘的阱区被终止结构保护后，电场会因为相邻阱区之间的结距变短而均勻分布到靠近边缘区的数个阱区上，而不是集中在次边缘的阱区的边角处区域上，从而避免电压击穿发生在次边缘的阱区上，提高这个半导体器件的击穿电压性能。下面结合附图对本发明的具体实施方式
作详细说明。实施例一图6至图11为本发明形成半导体器件的第一实施例示意图。如图6所示，提供半导体衬底410 ；在所述半导体衬底410表面形成外延层412。本实施例中，所述外延层412的导电类型与半导体衬底410相同。例如，所述半导体衬底410为η.型衬底，所述外延层412为η—刑外延层。所述半导体衬底410的掺杂浓度大于所述外延层412的掺杂浓度。所述外延层412的形成方法包括分子束外延法(MBE)、超高真空化学气相沉积法(UHV/CVD)、常压外延法(ATM Epi)及减压外延法(RP Epi)等。如图7所示，在所述外延层412上依次形成氧化硅层414和氮化硅层415，并形成核心器件区I和边缘区II。本实施例中，形成核心器件区I和边缘区II的具体工艺如下用炉管热氧化法在所述外延层412上形成氧化硅层414 ；用化学气相沉积法在所述氧化硅层414上形成氮化硅层415 ；在所述氮化硅层415上形成第一光刻胶层(未示出)，所述第一光刻胶层定义有核心器件区I和边缘区II ；以所述第一光刻胶层为掩膜，沿图形刻蚀氮化硅层415和氧化硅层414，形成核心器件区I和边缘区II。如图8所示，在所述边缘区II的外延层412上形成场氧化层416。如图9所示，去除所述氮化硅层415和氧化硅层414。如图10所示，在所述外延层412上依次形成栅介质层420和多晶硅层，并刻蚀形成多晶硅栅极422，所述靠近边缘区II的多晶硅栅极422宽度最小。具体形成多晶硅栅极 422的工艺如下用炉管热氧化法在所述外延层412上形成栅介质层420 ；用化学气相沉积法在所述栅介质层420上形成多晶硅层；在所述多晶硅层上形成第二光刻胶层(未示出)， 所述第二光刻胶层定义有多晶硅栅极图形，所述靠近边缘区II的多晶硅栅极图形宽度最小；以所述第二光刻胶层为掩膜，沿所述图形刻蚀多晶硅层和栅介质层420至露出外延层 412，形成多晶硅栅极422，所述靠近边缘区II的多晶硅栅极422宽度最小。本实施例中，所述多晶硅栅极422形成于所述核心器件区I的外延层412上，而边缘区II则不形成多晶硅栅极422。本实施例中，所述多晶硅栅极422宽度越靠近边缘区II越小，靠近边缘区II的多晶硅栅极422宽度最小。
继续参考图10，以靠近边缘区II的三个多晶硅栅极422为例，其宽度的大小由核心器件区I向边缘区II方向分别为a、b、c，其中a为核心器件区I中心的多晶硅栅极422 宽度的大小，且a大于b，b大于C。如图11所示，以所述核心器件区I的多晶硅栅极422和边缘区II的场氧化层416 为掩膜，对半导体衬底410进行离子注入，在核心器件区I形成阱区430，在边缘区II形成终止结构417。本实施例中，所掺杂离子具有与外延层412导电类型相反的导电类型，所述掺杂浓度为1 X IO17 18cm-3,能量60KeV 80KeV，注入角度0 7度，注入离子为硼离子B+。本实施例中，为了减少离子注入对半导体衬底410的影响，可以先在半导体衬底 410上生长一层覆盖多晶硅栅极422和外延层412的氧化硅层，作为保护层；然后在对半导体衬底410进行离子注入。继续参考图11，离子注入完成后，将半导体衬底410放入炉管，进行高温退火，使注入的离子在外延层412中扩散推进，在核心器件区I内形成阱区430，在边缘区II内形成终止结构417 ；所述阱区430相邻之间的距离为结距。本实施例中，所述终止结构416也可以通过其他方法形成，比如采用化学气相沉积法直接在边源区II的外延层412表面形成浮置结构，或者在边缘区II的外延层412上通过刻蚀、填充导电物质，形成场板结构。本实施例中，所述阱区430相邻之间的结距由核心器件区I中心向边缘区II逐渐缩短，所述相邻结距比为0. 5 0. 9。以靠近边缘区II对应多晶硅栅极422的宽度a、b和 c的三段结距为例，所述结距分别为a，、b，和c，，其中b，与a，的比例为0.5 0.9，c，与 b’的比例为0. 5 0. 9。结合图10和图11，由于离子注入后，高温扩散进入多晶硅栅极422底部的外延层 412内的距离基本相同，因此离子扩散形成的阱区430相邻之间的距离取决于对应的多晶硅栅极422的宽度；从而使得与多晶硅栅极422宽度a、b和c对应的结距a’、b’和c’中， b，与a，的比例为0. 5 0. 9，C，与b，的比例为0. 5 0. 9，a，为核心器件区I的中心区域的结距。一实例为，a’为8微米，b’为7微米，C’为4. 6微米。基于上述实施例形成的半导体器件，继续参考图11，包括半导体衬底410，所述半导体衬底包含核心器件区I和边缘区II，位于半导体衬底上的外延层412，所述核心器件区I的外延层412上依次具有栅介质层420和多晶硅栅极422，所述多晶硅栅极422之间的外延层412内形成有阱区430，所述相邻阱区430之间的距离为结距，最靠近边缘区的结距 c’最短；所述边缘区II上包括有场氧化层416和终止结构417。图6至图14为本发明形成VDMOS晶体管的第一实施例示意图。其中对图6至图 11形成半导体器件的介绍如上所述，再此不再赘述。在形成图11中的阱区430以后，如图 12所示，在所述外延层412上形成覆盖边缘区II和最靠近边缘区II的一个多晶硅栅极422 的光刻胶层418 ；以所述光刻胶层418和多晶硅栅极422为掩膜，对核心器件区I内的外延层412进行离子注入，形成源掺杂区432。本实施例中，所掺杂离子为与外延层412相同导电类型的离子，所述离子掺杂浓度为1 X IO19 21cnT3，能量为60KeV 150KeV，注入离子为砷离子As+。本实施例中，离子注入完成后，需经高温退火，使注入的离子得以扩散推进，形成源掺杂区432。本实施例中，在形成源掺杂区432后，所述阱区430包围整个源掺杂区432。如图13所示，在多晶硅栅极422上形成栅极保护层434。本实施例中，用化学气相沉积法在外延层412上形成覆盖多晶硅栅极422的氧化硅层，然后采用回蚀法刻蚀氧化硅层，只保留多晶硅栅极422侧面的氧化硅层，形成栅极保护层434。如图14所示，在源掺杂区432内形成源极金属层442 ；在多晶硅栅极422表面形成栅极金属层444 ；在与栅极和源极对应的半导体衬底背面形成漏极金属层440。所述源掺杂区432与源极金属层442共同构成了 VDMOS的源极S ；所述多晶硅栅极422与栅极金属层 444共同构成VDMOS的栅极G ；所述半导体衬底410和漏极金属层440共同构成VDMOS的漏极D。本实施例中，所述结距由核心器件区I向边缘区II逐渐缩短。以靠近边缘区II 的三个结距为例，其由核心器件区I向边缘区II分别为a’、b’和C’，其中b’与a’的比例为0. 5 0. 9，C’与b’的比例为0. 5 0. 9，a’为核心器件区I的中心区域的结距。一实例为，a’为8微米，b’为7微米，C’为4. 6微米。本实施例中，所形成的半导体器件，具有所述结距由核心器件区中心向边缘区逐渐缩短，且在靠近边缘区II结距最短的结构，所述相邻结距的比为0. 5 0. 9，从而使得靠近边缘区的数个阱区430上电场能够均勻分布，而不是集中在次边缘阱区430的边角处区域，从而避免电压击穿发生在次边缘的阱区430上，提高这个半导体器件的击穿电压性能。继续参考图14，基于上述方法形成的VDMOS晶体管结构，包括半导体衬底410，所述半导体衬底410包含核心器件区I和边缘区II，位于半导体衬底410上的外延层412，所述核心器件区I的外延层412上依次具有栅介质层420和多晶硅栅极422，所述多晶硅栅极 422之间的外延层412内形成有阱区430，所述相邻阱区430之间的距离为结距，所述最靠近边缘区的结距C’最短；位于源掺杂区432的源极金属层442，与源掺杂区432共同构成了 VDMOS的源极S ；位于多晶硅栅极422表面的栅极金属层444，与多晶硅栅极422共同构成VDMOS的栅极G ；位于与源极S和栅极G对应的半导体衬底410背面的漏极金属层440， 与半导体衬底410共同构成VDMOS的漏极D。图15为本发明具体实施例的半导体器件边缘电场强度曲线图，其中靠近边缘区的三个结距由核心器件区向边缘区的方向依次为8微米、7微米和4. 6微米。如图15所示， 在核心器件区靠近边缘区的三个阱区电场强度大小基本一致，即电场在三个阱区间分布比较均勻，因此，整个半导体器件的电压击穿性能获得很好的提高。实施例二图16至图21为本发明形成半导体器件的第二具体实施例示意图。如图16所示，提供半导体衬底510 ；在所述半导体衬底510表面形成外延层512。本实施例中，所述外延层512的导电类型与半导体衬底510相同。例如，所述半导体衬底510为η+型衬底，所述外延层512为η—刑外延层。具体形成外延层512的工艺如实施例一所述。如图17所示，在所述外延层512上依次形成氧化硅层514和氮化硅层515，并形成核心器件区I和边缘区II。
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本实施例中，形成核心器件区I和边缘区II的具体工艺如实施例一所述。如图18所示，在所述边缘区II的外延层512上形成场氧化层516。如图19所示，去除所述氮化硅层515和氧化硅层514，保留边缘区II的场氧化层 516。如图20所示，在所述外延层512上依次形成栅介质层520和多晶硅层，并刻蚀形成多晶硅栅极522，所述靠近边缘区II的多晶硅栅极522宽度最小。具体形成工艺如实施例一所述。本实施例中，最靠近边缘区II的多晶硅栅极522以外的位于核心器件区I内的至少两个多晶硅栅极522宽度相同。以靠近边缘区II的三个多晶硅栅极522为例，其宽度由核心器件区I向边缘区II方向分别为d、d、e，其中d为核心器件区I中心的多晶硅栅极 522宽度的大小，且d大于e。本实施例中，所述多晶硅栅极522只形成于核心器件区I ；边缘区II不形成多晶硅栅极522。如图21所示，以所述核心器件区I的多晶硅栅极522和边缘区II的场氧化层516 为掩膜，对半导体衬底510进行离子注入，在核心器件区I形成阱区530，在边缘区II形成终止结构517。本实施例中，所掺杂离子具有与外延层512导电类型相反的导电类型，所述掺杂浓度为1 X IO17 18cm-3,能量60KeV 80KeV，注入角度0 7度，注入离子为硼离子B+。本实施例中，为了减少离子注入对半导体衬底510的影响，可以先在半导体衬底 510上生长一层覆盖多晶硅栅极522和外延层512的氧化硅层，作为保护层；然后在对半导体衬底510进行离子注入。本实施例中，在离子注入完成后，还将半导体衬底510放入炉管，进行高温退火， 使注入的离子在外延层512中扩散推进，在核心器件区I内形成阱区530，在边缘区II内形成终止结构517 ；所述阱区530相邻之间的距离为结距。本实施例中，所述终止结构516也可以通过其他方法形成，比如采用化学气相沉积法直接在边源区II的外延层512表面形成浮置结构，或者在边缘区II的外延层512上通过刻蚀、填充导电物质，形成场板结构。本实施例中，最靠近边缘区II的结距以外的位于核心器件区I内的至少两个结距相同。以靠近边缘区II对应多晶硅栅极522的宽度d、d、e的三段结距为例，所述结距为 d，、d，、e，，其中d，与核心器件区I中心的结距大小相同，且e’与d’的比例为0.4 0.7。 一实例为，d’为8微米，e’为5微米。本实施例中，由于离子注入后，高温扩散进入多晶硅栅极522底部的外延层512内的距离基本相同，因此离子扩散形成的阱区530相邻之间的距离取决于对应的多晶硅栅极 522的宽度；从而使得与多晶硅栅极522宽度d和e对应的结距d’、e’中，且e’与d’的比例为0.4 0.7，其中d’为核心器件区I中心的间距。作为一实例，d’为8微米，e’为5 微米。本实施例中，靠近边缘区II的结距可以由多种变化，比如靠近边缘区II的三个结距相同，且小于核心器件区I中心的结距；或者靠近边缘区II的数个结距两两相同，且最边缘的结距最短。
继续参考图21，基于上述实施例形成的半导体器件，包括半导体衬底510，所述半导体衬底包含核心器件区I和边缘区II，位于半导体衬底上的外延层512，所述核心器件区I的外延层512上依次具有栅介质层520和多晶硅栅极522，所述多晶硅栅极522之间的外延层512内形成有阱区530，所述相邻阱区530之间的距离为结距，最靠近边缘区的结距 e’最短；所述边缘区II上包括有场氧化层516和终止结构517。图16至图21为本发明形成VDMOS晶体管的第二实施例示意图。其中对图16至图21形成半导体器件的介绍如上所述，再此不再赘述。在形成图21中的阱区530以后，如图22所示，在所述外延层512上形成覆盖边缘区II和最靠近边缘区II的一个多晶硅栅极 522的光刻胶层518 ；以所述光刻胶层518和多晶硅栅极522为掩膜，对器件区I内的外延层512进行离子注入，形成源掺杂区532。本实施例中，所掺杂离子为与外延层512相同导电类型的离子，所述离子掺杂浓度为1 X IO19 21cnT3，能量为60KeV 150KeV，注入离子为砷离子As+。本实施例中，离子注入完成后，需经高温退火，使注入的离子得以扩散推进，形成源掺杂区532。本实施例中，在形成源掺杂区532后，所述阱区530包围整个源掺杂区532。如图23所示，在多晶硅栅极522上形成栅极保护层534。具体形成工艺如实施例一所述。如图M所示，在源掺杂区532内形成源极金属层M2 ；在多晶硅栅极522表面形成栅极金属层M4 ；在与栅极和源极对应的半导体衬底背面形成漏极金属层M0。所述源掺杂区532与源极金属层542共同构成了 VDMOS的源极S ；所述多晶硅栅极522与栅极金属层 544共同构成VDMOS的栅极G ；所述半导体衬底510和漏极金属层540共同构成VDMOS的漏极D。本实施例中，在形成漏极D、源极S和栅极G后，最靠近边缘II的结距以外的位于核心器件区I内的至少两个结距相同。以最靠近边缘区II的三个结距为例，其由核心器件区I向边缘区11分别为(1’、(1’、6’，且6’与d’的比例为0.4 0.7。作为一实例，d’为8 微米，e’为5微米。当然，靠近边缘区II的结距可以由多种变化，比如靠近边缘区II的三个结距相同，且小于核心器件区I中心的结距；或者靠近边缘区II的数个结距两两相同，且最边缘的结距最短。继续参考图M，基于上述第二实施例形成的VDMOS晶体管结构，包括半导体衬底 510，所述半导体衬底510包含核心器件区I和边缘区II，位于半导体衬底510上的外延层 512，所述核心器件区I的外延层512上依次具有栅介质层520和多晶硅栅极522，所述多晶硅栅极522之间的外延层512内形成有阱区530，所述相邻阱区530之间的距离为结距，所述最靠近边缘区的结距C’最短；位于源掺杂区532的源极金属层M2，与源掺杂区532共同构成了 VDMOS的源极S ；位于多晶硅栅极522表面的栅极金属层M4，与多晶硅栅极522 共同构成VDMOS的栅极G ；位于与源极S和栅极G对应的半导体衬底510背面的漏极金属层M0，与半导体衬底510共同构成VDMOS的漏极D。本发明的实施例通过先形成多晶硅栅极，所述靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对半导体衬底进行离子注入，在多晶硅栅极两侧的半导体衬底内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短。从而使得最边缘的阱区被终止结构保护后，电场会因为相邻阱区之间的结距变化而均勻分布到靠近边缘区的数个阱区上，而不是集中在次边缘阱区的边角处区域，从而避免电压击穿发生在次边缘的阱区上，提高这个半导体器件的击穿电压性能。 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种半导体器件的形成方法，其特征在于，包括如下步骤提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；在所述外延层上依次形成栅介质层和多晶硅层；刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对外延层进行离子注入，在多晶硅栅极之间的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短。
2.根据权利要求1所述的形成方法，其特征在于，所述结距由核心器件区中心向边缘区逐渐缩短。
3.根据权利要求2所述的形成方法，其特征在于，所述相邻结距比为0.5 0. 9。
4.根据权利要求1所述的形成方法，其特征在于，所述最靠近边缘区的结距以外的位于核心器件区内的至少两个结距相同。
5.根据权利要求1所述的形成方法，其特征在于，所述最靠近边缘区的结距与位于核心器件区中心的结距比为0. 4 0. 7。
6.根据权利要求1所述的形成方法，其特征在于，还包括在边界区形成终止结构。
7.根据权利要求6所述的形成方法，其特征在于，所述终止结构为浮置结构或场板结构。
8.根据权利要求6或7所述的形成方法，其特征在于，所述终止结构采用在外延层内掺杂形成。
9.一种半导体器件的结构，包括半导体衬底，所述半导体衬底包含核心器件区和边缘区，位于半导体衬底上的外延层，所述核心器件区的外延层上依次具有栅介质层和多晶硅栅极，所述多晶硅栅极之间的外延层内形成有阱区，所述相邻阱区之间的距离为结距，其特征在于，最靠近边缘区的结距最短。
10.根据权利要求9所述的结构，其特征在于，所述结距由核心器件区中心向边缘区逐渐缩短。
11.根据权利要求10所述的结构，其特征在于，所述相邻结距比为0.5 0. 9。
12.根据权利要求9所述的结构，其特征在于，所述最靠近边缘区的结距以外的位于核心器件区内的至少两个结距相同。
13.根据权利要求12所述的结构，其特征在于，最靠近边缘区的结距与位于核心器件区中心的结距比为0.4 0.7。
14.根据权利要求9所述的结构，其特征在于，所述边缘区包含有终止结构。
15.根据权利要求14所述的结构，其特征在于，所述终止结构为浮置结构或场板结构。
16.一种VDMOS晶体管的形成方法，其特征在于，包含如下步骤提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；在所述外延层上依次形成栅介质层和多晶硅层；刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对外延层进行离子注入，在多晶硅栅极之间的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短； 以多晶硅栅极为掩膜，向多晶硅栅极两侧的阱区内注入离子，形成源极； 在与栅极和源极对应的半导体衬底背面形成漏极。
17. —种VDMOS晶体管的结构，包括半导体衬底，所述半导体衬底包含核心器件区和边缘区，位于半导体衬底上的外延层，所述核心器件区的外延层上依次具有栅介质层和多晶硅栅极，所述多晶硅栅极之间的外延层内形成有阱区，所述相邻阱区之间的距离为结距，位于多晶硅栅极两侧阱区内的源极，位于栅极和源极对应的半导体衬底背面的漏极，其特征在于，最靠近边缘区的结距最短。
全文摘要
一种半导体器件及其形成方法、VDMOS晶体管及形成方法。其中半导体器件的形成方法，包括如下步骤提供半导体衬底，所述半导体衬底包括核心器件区和边缘区，所述半导体衬底上形成有外延层；在所述外延层上依次形成栅介质层和多晶硅层；刻蚀多晶硅层和栅介质层至露出所述外延层，形成多晶硅栅极，靠近边缘区的多晶硅栅极宽度最小；以所述多晶硅栅极为掩膜，对半导体衬底进行离子注入，在多晶硅栅极之间的外延层内形成阱区，所述相邻两阱区之间的距离为结距，所述最靠近边缘区的结距最短。本发明所述半导体器件结构及其形成方法、VDMOS晶体管及形成方法可以有效防止击穿电压发生在次边缘的阱区上，从而提高整个半导体器件的耐压能力。
文档编号H01L21/336GK102184894SQ201110103208
公开日2011年9月14日 申请日期2011年4月22日 优先权日2011年4月22日
发明者苟鸿雁 申请人:上海宏力半导体制造有限公司