专利名称：具有低k材料的三维集成电路结构的制作方法
技术领域：
本发明涉及半导体器件，更具体地，涉及三维集成电路结构。
背景技术：
为了提高封装结构的密度，可能需要将多个器件管芯封装到同一封装结构中。为了容纳多个器件管芯，通常要将器件管芯接合到中介层上，其中，中介层中形成有穿透基板通孔(TSVs)。可以发现，由于低k介电材料通常用在器件管芯中，因此在器件管芯中可能出现低k分层和开裂。然而，又不能通过不使用低k材料来解决这个问题。由于低k介电材料具有减小RC延迟的效果，因此如果将低k介电层从器件管芯移除，则会增大RC延迟。而且， 器件管芯和中介层之间的接合可以通过金属凸块来实施。当器件管芯接合到中介层时，金属凸块也会出现开裂。
发明内容
为了解决现有技术所存在的问题，本发明提供了一种器件，包括中介层，其中不包含有源器件，其中，中介层包括基板；基板通孔(TSV)，穿透基板；以及第一介电层，位于基板上方，其中，第一介电层的第一 k值小于大约3. 8。可选地，在该器件中，第一 k值小于大约3. 5或者3. 0，基板是包含硅的半导体基板或者是介电基板。可选地，该中介层进一步包括多个第二介电层，位于基板上方；以及再分配线， 形成在多个第二介电层中，其中，多个第二介电层中的至少一个第二介电层的第二 k值小于大约3. 8，再分配线的临界尺寸大于大约0. 3 μ m。可选地，该器件进一步包括第一管芯；以及金属凸块，将第一管芯接合到中介层的第一面，其中第一介电层位于基板和管芯之间。可选地，在该器件中，第一介电层是中介层的顶部介电层，或者中介层进一步包括顶部介电层，形成在第一介电层上方，其k值大于第一介电层的第一 k值。可选地，该器件进一步包括底部填充材料，设置在第一管芯和中介层之间，其中， 第一介电层与底部填充材料相接触；或者封装基板，接合到中介层的第二面，中介层的第二面与中介层的第一面相对；或者第二管芯，接合到中介层的第二面，中介层的第二面与中介层的第一面相对。可选地，第一管芯包括第三介电层，第三介电层的第三k值小于大约3. 8，其中第一介电层的第一 k值和第三介电层的第三k值之间的差小于大约1. 5。根据本发明的另一方面，提供了一种形成器件的方法，包括提供中介层基板，中介层基板具有第一面和第二面，第二面与第一面相对；形成基板通孔(TSV)，基板通孔穿过中介层基板；在中介层基板的第一面上形成多个层间介电(ILD)层；在多个ILD层中形成再分配线；在多个ILD层上方形成顶部介电层；以及将第一管芯接合到中介层基板的第一面，其中，第一管芯位于顶部介电层上方，并且至少一个ILD层和顶部介电层的k值小于大约 3. 8。可选地，该方法进一步包括将第二管芯接合到中介层基板的第二面；或者将封装基板接合到中介层基板的第二面；或者在第一管芯和中介层基板之间形成金属凸块。可选地，在该方法中，第一管芯包括介电层，其k值小于大约3. 8。
为了全面理解本实施例及其优点，现在将结合附图所进行的以下描述作为参考， 其中图1示出了三维集成电路(3DIC)结构的横截面图，其中，中介层接合到管芯；以及图2示出了中介层中的再分配线的顶视图。
具体实施例方式下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅说明性的，而不用于限制本公开的范围。根据一个实施例，提供了一种新式的三维集成电路(3DIC)。还描述了实施例的各种变化。在各个附图和所示出的实施例中，相似的参考标号表示了相似的部件。图1示出了根据一个实施例的3DIC结构的横截面图。形成了中介层20，该中介层包括基板22和互连结构对。基板22可以由半导体材料(比如，硅)形成。可选地，基板 22由介电材料形成。中介层20基本上没有集成电路器件，例如有源器件(比如晶体管)。 而且，中介层20可以包括或者也可以不包括无源器件(比如电容器、电阻器、电感器、变容二极管等等)。互连结构M形成在基板22上方。互连结构M包括一个或者更多介电层沈，包括介电层26A、26B*^C。介电层26A和26B代表了层间介电层(ILD)，介电层26C代表了顶部介电层。在一些实施例中，顶部介电层与底部填充件66相接触。金属线观和通孔30 形成在介电层26中。在整个描述中，中介层20中包含互连结构M的一面称为正面，相对面称为背面。金属线观和通孔30称为再分配线(RDLs)。而且，基板通孔(TSVs) 34形成在基板22中，并且电连接到RDLs 28/30。尽管未示出，但是还可以形成背面互连结构，该背面互连结构包含形成在介电层中的再分配线，其中，背面互连结构和互连结构M处于基板22 的相对面上。图2示出了示例性RDLs 28/30的顶视图。在一个实施例中，RDLs 28/30的临界尺寸W大于大约0.3 μ m。贯穿中介层20的相邻RDLs 28/30之间的间隔S可以大于大约 0. 3μπι。由于尺寸W和间隔S的数值较大，因此由RDLs 28/30之间的寄生电容所引起的RC 延迟较小，可以忽略不计。一个或者更多介电层沈包含低k介电材料。低k介电材料的k值可以低于3. 8， 低于3. 5，或者甚至低于3. 0。在一个实施例中，下部介电层沈(比如，介电层2躺是低k介电层，一个或者更多上部介电层26 (比如，介电层26B和/或^C)是非低k介电层，非低k 介电层的k值大于3. 8，并且可能大于4. 0。在可选实施例中，互连结构M中的所有介电层26都是低k介电层，所有介电层包括顶部介电层^C以及所有下部介电层沈。低k介电层 26的材料包括但不限于，聚酰亚胺、掺氟氧化物、聚合物、可以表示为SiOxCyHz的化学物质， 以及上述的组合物。介电层26中的非低k介电层(如果有的话)的材料可以由未掺杂硅玻璃(USG)、二氧化硅、氮化硅、聚酰亚胺等等形成。需要注意，根据特定材料的不同，聚酰亚胺可以是k值低达3. 0的低k介电材料，或者可以是k值高达4. 0的非低k介电材料。如果形成了背面互连结构(未示出)，则背面互连结构可以没有任何低k介电层，或者可以包含有低k介电层。管芯40可以是包含有源器件42的器件管芯，该有源器件42可以包括，例如，晶体管。而且，管芯40可以是包含逻辑电路的高性能管芯。管芯40中的基板44可以是半导体基板，比如体硅基板，但还可以包含其它如III族元素、IV族元素、和/或V族元素的半导体材料。集成电路器件42可以形成在基板44的正表面4 上。包括在介电层52中形成的通孔50和金属线48的互连结构46形成在基板44的正面上，金属线48和通孔50电连接到集成电路器件42。金属线48和通孔50可以由铜或者铜合金形成，并且可以使用镶嵌工艺形成。介电层52可以包含一个或者更多k值低于3. 8，低于大约3. 0，或者低于大约2. 5 的低k介电层。金属化层中由Ml到Mtop标记的介电层52可以是低k介电层。而且，管芯 40可以包括由低k介电层形成的其它金属层。在示例性实施例中，顶部金属通孔56形成在低k介电层58中，该低k介电层58可以由例如聚酰亚胺形成。另一方面，再分配线60可以形成在非低k介电层62中。非低k介电层62的k值大于低k介电层沈的1^值。例如， 非低k介电层62的k值可以大于3. 8。中介层20中的低k介电层沈的1^值(在下文中称为第一低k值)可以基本上等于管芯40中的低k介电层52 (可能还有低k介电层58)的k值(在下文中称为第二低k 值)，并且第二低k值越小，所使用的第一低k值就越小。在示例性实施例中，第一低k值和第二低k值之间的差小于大约1. 5。在一些实施例中，第一低k值和第二低k值之间的差小于大约0.5，或者小于大约0.3。形成金属凸块64，以接合管芯40和中介层20。在一个实施例中，金属凸块64是铜凸块。在可选实施例中，金属凸块64是焊料凸块。金属凸块64的横向尺寸L可以小于大约50 μ m,从而金属凸块64也可以称为微凸块(u-bumps)。底部填充件66设置在管芯40 和中介层20之间的间隙(gap)中。中介层20也可以通过凸块72接合到封装基板70，凸块72也可以是铜凸块或者焊料凸块。管芯40可以通过TSV 34电连接到封装基板70。在一个实施例中，次管芯 (secondary die) 74接合到中介层20。次管芯74可以是例如，存储器管芯，也可以是包含逻辑电路的高性能管芯，比如中央处理器(CPU)管芯。次管芯74和管芯40处于中介层20 相对面，并且可以通过TSV 34相互电连接。在次管芯74包含低k介电层(未示出)的实施例中，中介层20还可以包括基板22和次管芯74之间的低k介电层(未示出)。在可选实施例中，没有次管芯接合到中介层20。可以看出，由于在中介层20和管芯40中都存在低k介电材料，因此相对端(一端面向管芯40，另一端面向中介层20)上的低k介电材料的热特性和机械特性(比如，热膨胀系数(CTE))能够良好匹配。因此，在对图1中所示的3DIC结构实施热循环期间，施加到金属凸块64的应力减小，从而金属凸块中出现开裂的可能性较小。可以进一步看出，由于中介层20中的RDL的临界尺寸和间隔的数值较高，因此由RDL的寄生电容所引起的RC延迟较小，从而，将低k介电材料引入中介层中对于RC延迟的提高没有影响或者影响很小。根据实施例，一种器件，包括其中不包含有源器件的中介层。该中介层包括基板； 穿透基板的TSV ；以及基板上方的低k介电层。根据可选实施例，一种器件，包括其中不包含有源器件的中介层，其中，该中介层包括基板；穿透基板的TSV ；以及基板上方的低k介电层。该器件进一步包括其中包含有源器件的管芯；将中介层接合到管芯的金属凸块，低k介电层处于金属凸块和中介层的基板之间；以及设置在管芯和中介层之间的底部填充件。根据其他实施例，一种器件，包括其中不包含晶体管的中介层，其中，该中介层包括硅基板；穿透硅基板的TSV ；以及硅基板的第一面上的低k介电层。中介层中的硅基板的第二面上不包含任何低k介电层，其中第二面相对于第一面。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种器件，包括中介层，其中不包含有源器件，其中，所述中介层包括 基板；基板通孔(TSV)，穿透所述基板；以及第一介电层，位于所述基板上方，其中，所述第一介电层的第一 k值小于大约3. 8。
2.根据权利要求1所述的器件，其特征在于，所述第一k值小于大约3. 5或者3. 0，所述基板是包含硅的半导体基板或者是介电基板。
3.根据权利要求1所述的器件，其特征在于，所述中介层进一步包括 多个第二介电层，位于所述基板上方；以及再分配线，形成在所述多个第二介电层中，其中，所述多个第二介电层中的至少一个第二介电层的第二 k值小于大约3. 8，所述再分配线的临界尺寸大于大约0. 3 μ m。
4.根据权利要求1所述的器件，其特征在于，进一步包括 第一管芯；以及金属凸块，将所述第一管芯接合到所述中介层的第一面，其中所述第一介电层位于所述基板和所述管芯之间。
5.根据权利要求4所述的器件，其特征在于，所述第一介电层是所述中介层的顶部介电层，或者所述中介层进一步包括顶部介电层，形成在所述第一介电层上方，其k值大于所述第一介电层的第一 k值。
6.根据权利要求4所述的器件，其特征在于，进一步包括底部填充材料，设置在所述第一管芯和所述中介层之间，其中，所述第一介电层与所述底部填充材料相接触；或者封装基板，接合到所述中介层的第二面，所述中介层的第二面与所述中介层的第一面相对；或者第二管芯，接合到所述中介层的第二面，所述中介层的第二面与所述中介层的第一面相对。
7.根据权利要求4所述的器件，其特征在于，所述第一管芯包括第三介电层，所述第三介电层的第三k值小于大约3. 8，其中所述第一介电层的所述第一k值和所述第三介电层的所述第三k值之间的差小于大约1. 5。
8.一种形成器件的方法，包括提供中介层基板，所述中介层基板具有第一面和第二面，所述第二面与所述第一面相对；形成基板通孔(TSV)，所述基板通孔穿过所述中介层基板； 在所述中介层基板的所述第一面上形成多个层间介电(ILD)层； 在所述多个ILD层中形成再分配线； 在所述多个ILD层上方形成顶部介电层；以及将第一管芯接合到所述中介层基板的所述第一面，其中，所述第一管芯位于所述顶部介电层上方，并且至少一个所述ILD层和所述顶部介电层的k值小于大约3. 8。
9.根据权利要求8所述的方法，其特征在于，进一步包括 将第二管芯接合到所述中介层基板的所述第二面；或者将封装基板接合到所述中介层基板的所述第二面；或者在所述第一管芯和所述中介层基板之间形成金属凸块。
10.根据权利要求8所述的方法，其特征在于，所述第一管芯包括介电层，其k值小于大约3.8。
全文摘要
一种器件，包括其中不包含有源器件的中介层。中介层包括基板；穿透基板的基板通孔(TSV)；以及位于基板上方的低k介电层。本发明还提供了一种具有低K材料的三维集成电路结构。
文档编号H01L23/538GK102420213SQ20111020441
公开日2012年4月18日 申请日期2011年7月20日 优先权日2010年9月24日
发明者余振华, 吴仓聚, 邱文智 申请人:台湾积体电路制造股份有限公司