专利名称：双沟槽隔离结构的形成方法
技术领域：
本发明涉及半导体制作技术领域，特别涉及一种双沟槽隔离结构的形成方法。
背景技术：
以绝缘体上硅(Silicon On hsulator，SOI)为衬底的集成电路具有低压低功耗， 高速度，高集成度的特点，是半导体技术向纳米级发展的主流工艺。双极型晶体管是模拟集成电路中非常重要的器件单元，基于绝缘体上硅工艺的双极型晶体管需要使用双沟槽隔离 (Dual-STI)结构，其需要特别的制作方法。现有的形成双沟槽隔离结构的方法参考附图1， 1A, IB 至附图 5，5A，5B。参考图1，1A，1B，其中，附图1为半导体结构的俯视图，图1A，IB分别为半导体结构在AA，BB方向的截面结构示意图；首先，提供半导体衬底，所述的半导体衬底为绝缘体上硅 (Silicon On Insulator，SOI)，包括衬底硅100，以及依次位于衬底硅100上的掩埋绝缘层 101，顶层硅102。所述的掩埋绝缘层101厚度例如为1500埃，顶层硅102厚度例如为1000 埃。随后在所述顶层硅102上依次形成衬垫层103，硬掩膜层104，所述衬垫层103厚度例如为100埃，硬掩膜层104厚度例如为1100埃，材料例如为氮化硅。参考图2，2A，2B，其中，附图2为半导体结构的俯视图，图2A，2B分别为半导体结构在AA，BB方向的截面结构示意图，以图案化的第一掩膜层105为掩膜，刻蚀所述硬掩膜层 104，衬垫层103以及顶层硅102至暴露出掩埋绝缘层101，形成第一沟槽，所述的第一沟槽在AA，BB方向的截面形状分别为106A，106B。所述的第一沟槽深度大于1000埃。在刻蚀形成第一沟槽之后，在沟槽内有部分掩埋绝缘层101需要被过刻蚀，在第一沟槽对应位置剩余的掩埋绝缘层101的厚度例如为1300埃。参考图3，3A，3B，其中，附图3为半导体结构的俯视图，图3A，3B分别为半导体结构在AA，BB方向的截面结构示意图，在所述的硬掩膜层上，以及第一沟槽内形成完全覆盖所述半导体结构的光刻胶层，随后，曝光，显影所述光刻胶层，形成第二掩膜层图案107，在AA 方向，第一沟槽与第二掩膜层图案重叠部分里的光刻胶层被去除，形成光刻胶的开口，在图 BB方向，光刻胶层被完全去除，包括第一沟槽与第二掩膜层图案重叠部分里光刻胶。随后，以所述的第二掩膜层107为掩膜，刻蚀所述硬掩膜层，至BB方向暴露出衬垫层103，形成所述的第二沟槽。在BB方向，第二沟槽109暴露出衬垫层103，第一沟槽和第二掩膜层图案重叠部分，即光刻胶开口暴露出的掩埋绝缘层101被大部分去除，形成附图AA 方向的第二沟槽108A和BB方向的108B。形成第二沟槽工艺中采用的刻蚀气体包括CHF3, 由于其对SiN=SW2的刻蚀选择比通常只是稍大于1，掩埋绝缘层101将变得很薄，例如200 埃。参考图4，4A，4B，其中，附图4为半导体结构的俯视图，图4A，4B分别为半导体结构在AA，BB方向的截面结构示意图，沿第二沟槽继续刻蚀所述衬垫层至BB方向暴露出顶层硅，最终形成的第二沟槽的深度例如为400埃。由于刻蚀剂对掩埋绝缘层101继续刻蚀，直至衬底硅100，导致SOI器件被刻穿。
参考图5，5A，5B，去除所述的光刻胶图案107，其中，附图5为半导体结构的俯视图，图5A，5B分别为半导体结构在AA，BB方向的截面结构示意图。从附图中可以看出，在AA 方向和BB方向，在刻蚀形成第一沟槽和第二沟槽的工艺中被重复刻蚀的部分IlOA和110B，
掩埋绝缘层被刻穿。
发明内容
本发明解决的问题是在现有的双沟槽的刻蚀工艺中，在刻蚀形成第一沟槽和第二沟槽的工艺中被重复刻蚀的部分，掩埋绝缘层被刻穿的缺陷。一种双沟槽隔离结构的形成方法，包括提供包括衬底硅，掩埋绝缘层和顶层硅的绝缘体上硅，在顶层硅上依次形成衬垫层，硬掩膜层和第二掩膜层；以图案化第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层形成第二开口 ；去除第二掩膜层，在所述硬掩膜层上以及第二开口内形成牺牲层；去除部分牺牲层至暴露出硬掩膜层；在所述硬掩膜层以及牺牲层上形成图案化的第一掩膜层，刻蚀硬掩膜层、衬垫层以及部分顶层硅形成第一开口，第二开口区域与第一开口区域部分重叠；去除牺牲层和第一掩膜层；刻蚀第一开口至暴露出掩埋绝缘层形成第一沟槽，刻蚀第二开口以及部分顶层硅至形成第二沟槽。ζ采用本发明所述的双沟槽隔离结构的形成方法，形成第二开口之后，在第二开口内填充牺牲层，避免了在刻蚀形成第一开口的工艺中过刻蚀第二开口暴露出的顶层硅和掩埋绝缘层，致使第一沟槽和第二沟槽重叠区域的掩埋绝缘层被刻穿的缺陷。
图1至图5为现有的双沟槽隔离工艺各步骤器件结构的俯视图；图IA至图5A为图1至图5沿AA方向的截面结构示意图；图IB至图5B为图1至图5沿BB方向的截面结构示意图；图6至图12为本发明具体实施方式
所述的的双沟槽隔离工艺各步骤器件结构的俯视图；图6A至图12A为图6至图12沿AA方向的截面结构示意图；图6B至图12B为图6至图12沿BB方向的截面结构示意具体实施例方式下面结合附图对本发明的具体实施方式
做详细的说明。参考图6，6A，6B，其中，附图6为半导体结构的俯视图，图6A，6B分别为半导体结构在AA，BB方向的截面结构示意图；首先，提供半导体衬底，所述的半导体衬底为绝缘体上硅 (Silicon On Insulator，SOI)，包括衬底硅200，以及依次位于衬底硅200上的掩埋绝缘层 201，顶层硅202。所述的掩埋绝缘层201材料例如为氧化硅，厚度例如为1500埃，顶层硅 202厚度例如为1000埃。随后在所述顶层硅202上依次形成衬垫层203，硬掩膜层204，所述衬垫层203材料例如为氧化硅，厚度例如为100埃，硬掩膜层204材料例如为氮化硅，厚度例如为1100埃。形成衬垫层203和硬掩膜层204的工艺例如为热氧化和化学气相沉积工艺。参考图7，7A，7B，其中，附图7为半导体结构的俯视图，图7A，7B分别为半导体结构在AA，BB方向的截面结构示意图，刻蚀所述硬掩膜层204至暴露出衬垫层203，形成第二开口。所述的第二开口在AA，BB方向的截面形状分别参考图7A，7B中的206A，206B。形成第二开口工艺中采用的刻蚀气体包括CHF3, Cl2等。参考图8，8A，8B，其中，附图8为半导体结构的俯视图，图8A，8B分别为半导体结构在AA，BB方向的截面结构示意图，在所述的硬掩膜层204上，以及第二开口内形成完全覆盖所述半导体结构的牺牲层207 (sacrificial layer)，所述的牺牲层207例如为光刻胶层，氧化物层或者底层抗反射涂层(bottom anti-reflection coating ;BARC)，所述牺牲层为光刻胶层或者BARC时，可以采用旋涂，并烘干的方法制作。所述牺牲层为氧化物层，例如为氧化硅时，采用低温化学气相沉积工艺制作。去除部分牺牲层207至暴露出硬掩膜层204，当所述的牺牲层为BARC时，采用干法刻蚀工艺刻蚀所述的牺牲层207至暴露出硬掩膜层204。执行完毕所述工艺，只有第二开口内填充有所述的牺牲层，用于在后续刻蚀第一开口的工艺中保护第二开口不会被过刻蚀，从而避免形成第一沟槽之后，第一开口与第二开口重叠的区域被刻穿至掩埋绝缘层。当所述牺牲层为氧化物层时，采用化学机械研磨工艺去除部分牺牲层207至暴露出硬掩膜层 204。参考图9，9A，9B，其中，附图9为半导体结构的俯视图，图9A，9B分别为半导体结构在AA，BB方向的截面结构示意图，在所述的硬掩膜层204以及牺牲层207上形成第一掩膜层208，所述的第一掩膜层208例如为采用旋涂工艺形成的光刻胶层，随后，曝光，显影所述光刻胶层，形成光刻胶图案。之后，以所述的第一掩膜层208为掩膜，刻蚀硬掩膜层204、衬垫层203以及部分顶层硅202至设定深度，形成第一开口，其中，第二开口区域与第二开口区域部分重叠 ’参考附图9A，9B，在图BB方向，第一开口和第二开口重叠区域209B填充的牺牲层被全部去除，由于牺牲层的保护，此区域的顶层硅未被过刻蚀。在AA方向，第一掩膜层暴露出的部分第一掩膜层204、衬垫层203以及部分顶层硅 202被依次刻蚀，形成第一开口 209A，形成所述第一开口 209A之后，第一开口对应位置剩余的顶层硅的厚度范围为第二沟槽的最终深度，用于保证在去除所述剩余的顶层硅之后，正好形成设定深度的第二沟槽。所述的牺牲层材料不同时，第一开口与第二开口重叠的部分牺牲层被去除的程度不同，但均能起到保护重叠区域的顶层硅不被过刻蚀的作用。本实施例示出的附图为牺牲层是低温氧化硅的情况，形成第一开口工艺中采用的刻蚀气体包括CHF3, Cl2等。参考图10，10A，10B，其中，附图10为半导体结构的俯视图，图10A，10B，分别为半导体结构在AA，BBO方向的截面结构示意图，去除所述的第一掩膜层208以及牺牲层207， 第一开口暴露出剩余厚度的顶层硅，第二开口暴露出衬垫层。参考图11，11A，11B，其中，附图11为半导体结构的俯视图，图11A，IlB分别为半导体结构在AA，BB方向的截面结构示意图，以所述的硬掩膜层204为掩膜，刻蚀所述第二开口暴露出的衬垫层至暴露出顶层硅，形成设定深度的第二沟槽，刻蚀第一开口暴露出的顶层硅至掩埋绝缘层，形成设定深度的第一沟槽。在图AA方向，第一开口下剩余的顶层硅的厚度与第二开口对应位置要去除的衬垫层和顶层硅的深度相当，因此，形成第一沟槽和第二沟槽之后，第一沟槽和第二沟槽重叠的区域被刻蚀至暴露出掩埋绝缘层，第二沟槽对应位置刻蚀至顶层硅；在图BB方向，第一沟槽暴露出掩埋绝缘层，第二沟槽停止于顶层硅，并且，第一沟槽和第二沟槽都同时达到设定的深度。参考图12，12A，12B，其中，附图12为半导体结构的俯视图，图12A，12B分别为半导体结构在AA，BB方向的截面结构示意图，去除所述的硬掩膜层204，形成第一沟槽和第二沟槽。所述的第一沟槽的深度大于等于1000埃，优选的第一沟槽的深度为1000埃，第二沟槽的深度例如为400埃。第一沟槽和第二沟槽重叠部分未被过刻蚀。这是由于在刻蚀第一沟槽硬掩膜层，衬垫层和顶层硅时，第二开口内填充的牺牲层起到保护第二开口不被过刻蚀的作用。采用本实施例所述的方法，在刻蚀形成第一开口的工艺中，第一开口和第二开口重叠部分的顶层硅被牺牲层保护，不会导致第二开口位置的顶层硅被刻穿。虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种双沟槽隔离结构的形成方法，包括如下步骤提供包括衬底硅，掩埋绝缘层和顶层硅的绝缘体上硅，在所述的顶层硅上依次形成衬垫层，硬掩膜层和第二掩膜层；以图案化第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层，形成第二开口 ；在所述硬掩膜层上以及第二开口内形成牺牲层；去除部分牺牲层至暴露出硬掩膜层；在所述硬掩膜层以及牺牲层上形成图案化的第一掩膜层，以图案化的第一掩膜层为掩膜，刻蚀第一掩膜层、衬垫层以及部分顶层硅至设定深度，形成第一开口，第二开口区域与第一开口区域部分重叠；去除所述牺牲层和第一掩膜层；以所述硬掩膜层为掩膜，刻蚀所述第二开口暴露出的衬垫层至暴露出顶层硅，形成第二沟槽，刻蚀第一开口暴露出的顶层硅至掩埋绝缘层，形成第一沟槽。
2.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，形成第一开口后， 第一开口对应位置剩余的顶层硅的厚度应为第二沟槽的最终深度，为400埃。
3.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，刻蚀硬掩膜层至暴露出衬垫层，形成第二开口的刻蚀气体包括CHF3, Cl2。
4.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，刻蚀硬掩膜层，衬垫层和部分顶层硅形成第一开口的刻蚀气体包括CHF3, Cl2。
5.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，所述牺牲层为氧化硅层。
6.根据权利要求5所述的双沟槽隔离结构的形成方法，其特征在于，所述氧化硅层采用低温化学气相沉积法形成。
7.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，去除部分牺牲层至暴露出硬掩膜层的工艺为化学机械抛光工艺。
8.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，所述牺牲层为 BARC 层。
9.根据权利要求8所述的双沟槽隔离结构的形成方法，其特征在于，所述BARC层采用旋涂并烘烤的工艺形成。
10.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，去除部分牺牲层至暴露出硬掩膜层的工艺为干法刻蚀工艺。
11.根据权利要求1所述的双沟槽隔离结构的形成方法，其特征在于，所述的第一沟槽的深度为1000埃，第二沟槽的深度为400埃。
全文摘要
一种双沟槽隔离结构的形成方法包括提供包括衬底硅，掩埋绝缘层和顶层硅的绝缘体上硅，在顶层硅上依次形成衬垫层，硬掩膜层和第二掩膜层；以图案化第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层形成第二开口；去除第二掩膜层，在所述硬掩膜层上以及第二开口内形成牺牲层；去除部分牺牲层至暴露出硬掩膜层；在所述硬掩膜层以及牺牲层上形成图案化的第一掩膜层，刻蚀硬掩膜层、衬垫层以及部分顶层硅至设定深度形成第一开口，第二开口区域与第一开口区域部分重叠；去除牺牲层和第一掩膜层；刻蚀第一开口至暴露出掩埋绝缘层形成第一沟槽，刻蚀第二开口以及部分顶层硅至形成第二沟槽。所述方法避免了第一沟槽和第二沟槽重叠区域的掩埋绝缘层被刻穿的缺陷。
文档编号H01L21/762GK102280404SQ20111021856
公开日2011年12月14日 申请日期2011年8月1日 优先权日2011年8月1日
发明者高超 申请人:上海宏力半导体制造有限公司