专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。
背景技术：
理论和经验研究已经证实，当将应力施加到晶体管的沟道中时，沟道区的半导体晶格产生应变，晶体管的载流子迁移率会得以提高或降低；然而，还已知，电子和空穴对相同类型的应变具有不同的响应。例如，在电流流动的纵向上施加压应力从而导致沟道区晶格压应变以对提高空穴迁移率有利，但是相应的降低了电子迁移率。在纵向上施加张应 力从而导致沟道区晶格张应变以对提高电子迁移率有利，但是相应的降低了空穴迁移率。随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的的应变沟道工程起到越来越重要的作用。然而现有技术中，引入到沟道区的应力非常小。由于载流子的迁移率随晶体管沟道区应力幅度的增大而增大，因此，在晶体管沟道区产生更大的应力会进一步改善晶体管的性能。考虑到上述原因，对于晶体管器件仍然存在实现应变引入的新方法和半导体结构的需求。
发明内容
本发明在一个方面提供一种半导体器件，包括
第一半导体材料的半导体衬底，
位于半导体衬底上的栅极结构，
栅极结构下方的沟道中存在产生沟道应力的晶格位错线，
晶格位错线与沟道成一定夹角。其中晶格位错线对沟道有机械应力作用，依据晶格位错线与沟道的夹角不同分别在沟道中产生压应力与张应力。其中晶格位错线由预非晶化注入和退火工艺生成。其中预非晶化注入所用的注入元素选自Si+，C+，F+，Ge+, In+, Sb+, Xe+,Sn+, Ar+和H+中的至少一种。其中所述半导体器件是由NMOS器件和PMOS器件构成的CMOS器件，对NMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度，对PMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度。其中NMOS器件的晶格位错线和沟道的夹角大于等于90度，PMOS器件晶格位错线和沟道的夹角小于等于90度。其中PMOS器件的晶格位错线在沟道区形成压应力；NM0S器件的晶格位错线，在沟道区形成张应力。其中栅极结构两侧半导体衬底中形成有凹槽，所述凹槽填充有第二半导体材料，第二半导体材料不同于第一半导体材料。其中第二半导体材料是SiGe或Si:C。其中半导体衬底包括浅沟槽隔离，浅沟槽隔离包括应力衬层。其中栅极结构和第二半导体材料上覆盖有应力层。根据本发明的另一方面提供一种半导体器件的制造方法，包括
提供第一半导体材料的半导体衬底，在半导体衬底上形成有栅极结构；
在栅极结构两侧的半导体衬底中形成凹槽，
对半导体衬底进行预非晶化注入，预非晶化注入将离子经过凹槽注入半导体衬底中，从而在半导体衬底中产生非晶化区；
对半导体衬底进行退火，退火过程中非晶化区固相外延生长，在栅极结构下方生成导致沟道应力的晶格位错线。其中在退火之前，在半导体衬底上沉积第一应变层，所述第一应变层至少覆盖所述凹槽内表面。在退火步骤之后，所述方法还包括除去第一应变层的步骤。除去第一应变层的步骤之后，所述方法还包括在凹槽中沉积或生长第二半导体材料，所述第二半导体材料不同于第一半导体材料。其中第二半导体材料是SiGe或Si :C。其中晶格位错线对沟道区有机械应力作用，依据晶格位错线与沟道的夹角不同分别在沟道区产生压应力与张应力。其中预非晶化注入所用的注入元素选自Si+，C+，F+，Ge+, In+, Sb+, Xe+,Sn+, Ar+和H+中的至少一种。其中半导体器件是由NMOS器件和PMOS器件构成的CMOS器件，对NMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度，对PMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度。其中NMOS器件的晶格位错线和沟道的夹角大于等于90度，PMOS器件晶格位错线和沟道的夹角小于等于90度。其中PMOS器件的晶格位错线在沟道区形成压应力；NM0S器件的晶格位错线，在沟道区形成张应力。其中半导体衬底包括浅沟槽隔离，浅沟槽隔离包括应力衬层。还包括在半导体衬底上沉积第二应变层，第二应变层覆盖栅极结构和第二半导体材料。。本发明提出的CMOS器件的应力自对准临近沟道的结构与方法，利用重离子注入形成非晶化区再通过外延生长产生在界面处不同倾角的晶格位错线，通过源漏凹槽注入、不同预非晶化注入的倾角和/或表面覆盖不同应变介质层形成不同倾角的晶格位错线由此对沟道形成不同的单轴张应变与单轴压应变。本发明具有如下技术效果高效自对准形成临近沟道应变的结构与方法，不改变基础器件结构，与现有集成电路集成工艺高度兼容，工艺简单有效，对CMOS适用，克服了传统预非晶化注入技术释放源漏外延SiGe与Si:C层的集成技术缺陷。
附图中相同的附图标记表示相同或相似的部分。其中，
图I示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图2示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图3示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图4示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图5示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图6示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图7示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图8示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图9示出根据本发明一个实施例的示例性的半导体器件的制造方法的中间结构的垂直剖面图10示出根据本发明一个实施例的示例性的半导体器件的制造方法的最终结构的垂直剖面图。
具体实施例方式下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。参考图1，根据本发明实施例的示例性的半导体器件的制造方法，首先提供第一半导体材料的半导体衬底1，半导体衬底I包括通过浅沟槽隔离(STI)限定的半导体区域100(即，第一半导体区域100)。浅沟槽隔离例如可以包括例如氮化硅等的应力衬层(图中未示出)。在半导体区域100上形成有栅极结构。半导体区域100具有第一掺杂剂浓度的第一导电类型的掺杂。例如，半导体区域100可以是NMOS器件区域(例如，CMOS晶体管的NMOS器件区域)或PMOS器件区域(例如，CMOS晶体管的PMOS器件区域)，在NMOS器件区域形成NMOS器件，在PMOS器件区域形成PMOS
6器件。第一半导体材料可以包括但不限于从硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、第Ill-V族化合物半导体材料、第Il-IV族化合物半导体材料、有机物半导体材料、及其他化合物半导体材料中选出。尽管下文以单晶硅来描述本发明，然而在这里也明确地考虑了使用其它半导体材料的实施例。半导体衬底I可以是体衬底、绝缘体上半导体(SOI)衬底或者具有体部分和SOI部分的混合式的衬底。尽管以体衬底来描述本发明，然而在这里也明确地考虑了使用SOI衬底或者混合式的衬底的实施例。如图I所述，栅极结构包括栅电极。栅电极包括栅介电层130、栅导体层132和栅盖层134。在图I所示的示例中，栅极结构还包括形成在在栅电极相对的两侧的侧墙136，但侧墙136不是必须的。所述栅介电层130的材料可以包括高K (介电常数)材料或低K材料，例如Si02、Zr02、Hf02、Al203、HfSi0、HfSiON和/或其混合物。对于传统CMOS器件，所述栅介电层通常为例如SiO2的低K材料，而对于高K介质/金属栅的前栅工艺或后栅工艺而言栅介电层可以为Zr02、HfO2, A1203、HfSiO、HfSiON和/或其混合物的高K材料。所述栅介电层可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极介电层可以通过沉积工艺形成，例如化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，所述栅介电层还可以利用任何上述工艺的组合而形成。栅导体层132可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗或其组合。对于传统CMOS器件，所述导电材料通常为例如多晶娃，而对于高K介质/金属栅的前栅工艺,所述导电材料可以为金属或金属合金。栅盖层134包括例如电介质氧化物或者电介质氮化物的电介质材料。例如，栅盖层可以包括氮化硅。栅盖层134可以在后面要描述的蚀刻期间用作蚀刻掩模。侧墙136的材料可以包括SiO2, Si3N4或SiON等。然后，如图2所示，采用刻蚀工艺在栅极结构的相对两侧的半导体衬底内形成沟槽102。栅盖层和侧墙在后续处理中可以用作掩模。作为示例，采用各向异性的干法蚀刻(例如RIE)形成矩形截面的沟槽，沟槽侧壁与半导体衬底表面垂直。本领域的技术人员可以理解，也可以形成其它形状的沟槽。例如，沟槽采用各向异性的干法蚀刻形成，其侧壁相对衬底表面倾斜一定角度；也可以采用各向同性的湿法蚀刻形成沟槽，采用各向同性的湿法蚀刻形成的沟槽的截面通常是曲面。对于给定的蚀刻速率，沟槽大小可根据蚀刻时间而调整。然后，如图3所示,进行预非晶化(pre-amorphization)注入120，以提供非晶化区122。栅盖层134和侧墙136可以作为预非晶化注入的阻挡材料。预非晶化注入的离子可以是Si+, C+，F+，Ge+, In+, Sb+, Xe+, Sn+, Ar+和H+中的一种或多种。可适当选择注入参数(例如能量和剂量)以获得所需程度的晶格损坏。应该要了解，非晶化区的尺寸和形状可基于预非晶化注入的参数而有效地调整，亦即基于离子注入的倾斜角度、注入离子的能量和剂量等而调整。优选地，对于PMOS器件区域，预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度，对于NMOS器件区域，预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度。非晶化区主要位于沟槽的底部和栅极结构下面。
然后，如图4所示，在半导体衬底上形成应力层124。应力层124覆盖沟槽内表面、栅极结构和/或浅沟槽隔离。可选地，应力层124只覆盖沟槽内表面。对于NMOS器件区域，形成张应力层；对于PMOS器件区域，形成压应力层。张应力层和压应力层都可以包括固有应变的氮化硅(Si3N4)15然而，在一个优选实施例中，压应力层包括高密度等离子体氮化硅，即，使用高密度等离子体淀积工艺形成的氮化硅。然后，如图5所示，进行退火，从而导致非晶化区固相外延生长并在生长过程中产生掩模边缘位错线。退火工艺可以包括高温快速退火、激光退火、低温长时间退火等。退火可以在半导体衬底I中记忆应力，并再结晶非晶化区，将其转变为掺杂的结晶区。退火优选地包括使用不小于约400度且不大于约1200度的温度。退火的温度与退火时间、注入的离子种类和浓度有关。退火的温度应保证在半导体衬底I中记忆应力同时再结晶非晶化区。经过退火后在栅极结构下方的半导体衬底中(通常对应于沟道的位置)会形成位错线150。在沟道中的位错线会对沟道形成不同的单轴张应变和单周压应变。位错线与水平方向(平行于半导体衬底表面的方向)成夹角(即位错线与沟道的夹角)Θ，如图5所示。夹角Θ通常这样定义将如图5所示的源和漏侧的两条位错线看做四边形(例如梯形)的两个对边，将左下的内角称作位错线与沟道的夹角Θ。对于PMOS器件区域Θ通常小于90度，对于NMOS器件区域Θ通常大于90度。然后，如图6所示，去除应力层。这个去除步骤可以包括湿法或干法刻蚀。例如，使用热磷酸的湿法剥离来去除氮化硅应力层。接着，如图7所示，通过在沟槽区域中的选择性外延而生长第二半导体材料160。第二半导体材料可以为Si，但优选地。第二半导体材料是与第一半导体材料不同的材料。在选择性外延期间，在暴露的半导体表面上沉积第二半导体材料，同时在绝缘体表面上不发生沉积，即，第二半导体材料的生长对于绝缘体表面是选择性的。暴露的半导体表面主要包括沟槽的内表面。外延地生长在沟槽中的第二半导体材料构成了源区和漏区。对于P型半导体器件(即，PMOS器件)，所述第二半导体材料可以为SihGex (Ge的原子数百分比X可以为40%，Ge的含量可以根据工艺需要灵活调节，如X可为10%-70%中的任一值，具体地，X可为20%、30%、40%、50%或60%)可使第二半导体材料对所述PMOS器件的沟道区提供压应力，利于改善半导体器件性能。所述第二半导体材料可以以所述硅衬底为籽晶采用外延法形成。对于N型半导体器件(S卩，NMOS器件)，所述第二半导体材料可以为Si:C (C的原子数百分比可以为0-2%，如O. 5%、1%或I. 5%，C的含量可以根据工艺需要灵活调节)；可使第二半导体材料对所述NMOS器件的沟道区提供拉应力，利于改善半导体器件性能。所述第二半导体材料可以以所述硅衬底为籽晶采用外延法形成。可以在生成第二半导体材料过程中直接进行离子掺杂操作(即原位掺杂)，如在生成第二半导体材料的反应物中掺入包含掺杂离子成分的反应物；也可以在生成第二半导体材料后，再经由离子注入工艺进行离子掺杂。使用原位掺杂可以产生如下的优点由于被引入第二半导体材料的掺杂剂在原位掺杂期间被并入晶格结构的取代位置，因此消除了掺杂剂激活退火的需要，由此使得掺杂剂的热扩散最小化。尽管图中以源区和漏区大体上与半导体衬底I的顶表面共面描述本发明。然而源区和漏区可以升高到半导体衬底的顶表面之上，在这里明确地考虑了该变化，此时源区和漏区的表面形状例如可以是菱形的。可选地，对于PMOS器件，所形成的第二半导体材料高出半导体衬底的顶表面；对于NMOS器件，所形成的第二半导体材料与半导体衬底的顶表面共面。接下来，去除原有的侧墙136，再实施离子注入形成源漏扩展区162。接下来第二次形成侧墙136’。可选的，快速退火激活注入掺杂。接下来，通过蚀刻去除栅盖层134，暴露栅导体层132。然后，沉积金属层并诱发金属层与下面的半导体材料的反应而进行退火，从而在暴露的半导体表面上形成金属半导体合金170，如图8所示。具体地说，源和漏金属半导体合金形成在源区和漏区上。栅金属半导体合金形成栅导体层132上。在第二半导体材料包括例如硅锗合金或者硅碳合金的硅合金的情况下，源和漏金属半导体合金包括例如硅化物锗化物合金或者硅化物碳合金的硅化物合金。形成各种金属半导体合金的方法在现有技术中是已知的。然后，如图9所示，在半导体衬底上形成应力层144。对于NMOS器件区域，形成张应力层；对于PMOS器件区域，形成压应力层。接着，如图10所示，在应力层上形成层间介质层180，层间介质层可以为掺杂或未掺杂的氧化硅玻璃(如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、碳氧化硅或碳氮氧化硅等)或者低介电常数介质材料(如黑钻石、coral等)中的一种或其组合。层间介质层可以采用化学气相沉积(CVD)、脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成。 在应力层和层间介质层中形成各种接触通孔并且填充以金属，从而形成各种接触通路190。具体地说，接触通路形成在栅金属半导体合金上并且形成在源和漏金属半导体合金上。与第一半导体材料不同的第二半导体材料能够在半导体区域100沟道区中施加单轴应力，由此使得由于所述单轴应力而提高载流子的迁移率。在第一半导体材料包括硅的情况下，半导体区域100可以是PMOS器件区域，第二半导体材料可以是硅锗合金，单轴应力可以是压应力，由此使得由于单轴压应力而提高空穴迁移率。在第一半导体材料包括硅的情况下，半导体区域100可以是NMOS器件区域，第二半导体材料可以是硅碳合金，以及单轴应力可以是张应力，由此使得由于单轴张应力而提高电子迁移率。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
权利要求
1.一种半导体器件，包括 第一半导体材料的半导体衬底， 位于半导体衬底上的栅极结构， 栅极结构下方的沟道中存在产生沟道应力的晶格位错线， 晶格位错线与沟道成一定夹角。
2.如权利要求I所述的半导体器件，其中晶格位错线对沟道有机械应力作用，依据晶格位错线与沟道的夹角不同分别在沟道中产生压应力与张应力。
3.如权利要求I所述的半导体器件，其中晶格位错线由预非晶化注入和退火工艺生成。
4.如权利要求3所述的半导体器件，其中预非晶化注入所用的注入元素选自Si+，C+，F+，Ge+, In+, Sb+, Xe+, Sn+, Ar+和 H+中的至少一种。
5.如权利要求3所述的半导体器件，其中所述半导体器件是由NMOS器件和PMOS器件构成的CMOS器件，对NMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度，对PMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度。
6.如权利要求5所述的半导体器件，其中NMOS器件的晶格位错线和沟道的夹角大于等于90度，PMOS器件晶格位错线和沟道的夹角小于等于90度。
7.如权利要求6所述的半导体器件，其中PMOS器件的晶格位错线在沟道区形成压应力；NM0S器件的晶格位错线，在沟道区形成张应力。
8.如权利要求I所述的半导体器件，其中栅极结构两侧半导体衬底中形成有凹槽，所述凹槽填充有第二半导体材料，第二半导体材料不同于第一半导体材料。
9.如权利要求8所述的半导体器件，其中第二半导体材料是SiGe或Si:C。
10.如权利要求I所述的半导体器件，其中半导体衬底包括浅沟槽隔离，浅沟槽隔离包括应力衬层。
11.如权利要求8所述的半导体器件，其中栅极结构和第二半导体材料上覆盖有应力层。
12.—种半导体器件的制造方法，包括 提供第一半导体材料的半导体衬底，在半导体衬底上形成有栅极结构； 在栅极结构两侧的半导体衬底中形成凹槽， 对半导体衬底进行预非晶化注入，预非晶化注入将离子经过凹槽注入半导体衬底中，从而在半导体衬底中产生非晶化区； 对半导体衬底进行退火，退火过程中非晶化区固相外延生长，在栅极结构下方生成导致沟道应力的晶格位错线。
13.如权利要求12所述的方法，其中在退火之前，在半导体衬底上沉积第一应变层，所述第一应变层至少覆盖所述凹槽内表面。
14.如权利要求13所述的方法，在退火步骤之后，所述方法还包括除去第一应变层的步骤。
15.如权利要求14所述的方法，除去第一应变层的步骤之后，所述方法还包括在凹槽中沉积或生长第二半导体材料，所述第二半导体材料不同于第一半导体材料。
16.如权利要求15所述的方法，其中第二半导体材料是SiGe或Si:C。
17.如权利要求12所述的方法，其中晶格位错线对沟道区有机械应力作用，依据晶格位错线与沟道的夹角不同分别在沟道区产生压应力与张应力。
18.如权利要求12所述的方法，其中预非晶化注入所用的注入元素选自Si+，C+，F+，Ge+, In+, Sb+, Xe+, Sn+, Ar+和 H+中的至少一种。
19.如权利要求12所述的方法，其中半导体器件是由NMOS器件和PMOS器件构成的CMOS器件，对NMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度，对PMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度。
20.如权利要求19所述的方法，其中NMOS器件的晶格位错线和沟道的夹角大于等于90度，PMOS器件晶格位错线和沟道的夹角小于等于90度。
21.如权利要求20所述的方法，其中PMOS器件的晶格位错线在沟道区形成压应力；NMOS器件的晶格位错线，在沟道区形成张应力。
22.如权利要求12所述的方法，其中半导体衬底包括浅沟槽隔离，浅沟槽隔离包括应力衬层。
23.如权利要求15所述的方法，还包括在半导体衬底上沉积第二应变层，第二应变层覆盖栅极结构和第二半导体材料。
全文摘要
半导体器件及其制造方法。本发明提供一种半导体器件，包括第一半导体材料的半导体衬底，位于半导体衬底上的栅极结构，栅极结构下方的沟道区中存在产生沟道应力的晶格位错线，晶格位错线与沟道成一定夹角。
文档编号H01L21/8238GK102931222SQ20111022552
公开日2013年2月13日 申请日期2011年8月8日 优先权日2011年8月8日
发明者殷华湘, 徐秋霞, 陈大鹏 申请人:中国科学院微电子研究所