专利名称：电子系统、反熔丝记忆体元件及其提供方法
技术领域：
本发明涉及到一种反熔丝元件(Anti-fuse)和记忆体，更特别涉及一种编程可以更可靠的反熔丝元件和记忆体。
背景技术：
单次性可编程电阻元件(OTP)通常是指元件的电阻状态可在编程后改变，且永远只能编程一次。OTP元件允许每个集成电路芯片在制造后被客制化。它们可用于芯片的识别鉴定，密码，元件修剪，特征选择，记忆体的修补，或微控制器(MCU)的可编程只读存储器 (PR0M)。激光光熔丝是一种旧而成熟的OTP技术，1980年代起业已广泛应用。然而，激光光熔丝有非常大的单元尺寸(150um2)，而且不能微缩。随着金氧半导体(CM0Q技术的进步，栅极氧化层变得越来越薄。在65纳米的CMOS 技术，栅极氧化层只有约1. 5纳米厚。对于这样薄的栅极氧化层，氧化层易在芯片的处理过程中或在静电放电(ESD)中被击穿。但是，此属性可以转化为建设性的应用，利用栅极氧化层击穿(gate oxide breakdown)提供单次性可编程(OTP)反熔丝。图1显示出现有一 1. 5个双晶体管(1. 5T)的栅极氧化层击穿反熔丝记忆胞20的剖视图。反熔丝记忆胞20有一金氧半导体(MOS)存取元件30和一 MOS编程元件40所组成，且可以在标准MOS制作。存取MOS 30有一多晶硅栅极31连接到一存取字符线WLA上、 一源极32耦合到一条位线BL上、且有一漏极33。编程元件40有一多晶硅栅极41连接到一条编程字符线WLP上，一源极42与存取元件30的漏极33接在一起，浮动漏极耦合到一个浅沟隔离槽(STI)22。由于编程元件40没有明显的漏极，所以可以想象该元件只有半个晶体管，而这样的OTP记忆胞就只有1.5个晶体管(1.5T)。如果高电压加在WLP和WLA上， 而低电压加在BL上，此低电压就可传递到存取元件30的漏极33上，使得编程元件40的栅极与源极有很高的压差而引起氧化层击穿。编程之前且当WLA打开时，在位线和WLP之间没有传导路径。然而在编程后且当WLA打开时，位线和WLP之间有传导路径。这两个条件分别代表0和1。图1中的MOS元件30和40都可制作为轻源漏极掺杂(LDD)元件。LDD是一种用来减低源极与漏极接合处高电场的技术，以纾缓短通道效应，使MOS元件可进一步微缩。为了制造一个LDD的元件，必须在多晶硅栅极显示图像及蚀刻完之后，植入轻的N-掺杂至MOS 的源/漏极区。然后沿着多晶硅栅极的边缘靠近源极和漏极区(如在MOS 30的源极32，漏极33和MOS 40的源极42)制造一个间隔(Spacer) 24，例如由置放或长成氧化硅或硅化氮， 然后进行非等方向性的蚀刻制造。随着间隔的形成，浓的N+在源漏极掺杂不能渗透到LDD 区26下方，使得源漏极的轻掺杂区域和MOS的通道之间作为一个缓冲区，以减低源漏极接面附近的电场。这使得MOS元件可进一步微缩。为了防止冲穿效应(punch-through)，光晕植入层(Halo implant) 27被植入于LDD区沈的下方而制造出浓的P+区域，以减少源极与漏极(如MOS 30的源极32，漏极33)之间的漏电流。一般来说，现代MOS技术光晕植入与轻掺杂源漏极(LDD)共享一片光罩，使得P+光晕植入层27与N-LDDg^会在同一区域。
图1所示的OTP记忆胞存在着许多弊端。在编程MOS元件40里有三种可能的编程区域21，即LDD区沈，光晕植入层27，和通道区域28。当低电压被传递到编程MOS的源极端而高电压被传递到编程CMOS的栅极，高电场可能击穿在LDD区沈、光晕植入层27或通道区域观的栅极氧化层。因此，该编程就变得非常难以预测，当WLA打开(turn on)时，在位线与WLP之间的导通电流差异极大。所以编程良率并不是很高。另一个问题是如图加所示的氧化层“软击穿”，可参考Ben Kaczer "Impact of MOSFET gate oxide breakdown on digitial circuit operation and reliability,，，in IEEE Trans. On Elec. Dev.，49 (3) pp. 500-507，Mar.，2002。图 2b 所示为所谓的“硬击穿，，， 理想情况下，高电压加到栅极氧化层时，其电介质应该被破坏以造成短路。然而，在大多数情况下，栅极氧化层似乎在施加高电压后再导电。但是，氧化层可能在多次使用或高温烧烤后成为非导通。软击穿的物理机制是非常复杂的。图加显示一个非常简单而直观的解释。 当高电压施加在薄氧化层上，正值高电压吸引电子从硅基体进入氧化层。电子被堆积在氧化层中，而形成导电通路。这样的氧化层似乎被击穿，但这些都只是暂时被困的电子排列在氧化层里而形成通路。此外，这个传导路径可以防止氧化层在其它区域被硬击穿。这些电子可以在多次使用后很容易地返回硅基体，使状态1再次变成状态0。软击穿效应使得栅极氧化层击穿反熔丝非常不可靠。当栅极氧化层较薄时，这个机制变得更严重。图3显示出现有另一种以分闸(split-gate)氧化层击穿的OTP记忆胞50。图1 的存取元件30与编程元件40被结合成一个在图3中的MOS分闸元件53。此分闸元件53 被分成靠近源极阳较厚的氧化层和靠近浮动漏极52较薄的氧化层。此记忆胞50有一 N+ 源极阳耦合到一位线BL、一栅极53 (被区分成厚氧化层和薄氧化层)和靠近浅沟隔离槽 (STI)的浮动漏极52。源极端的边缘必须要有间隔M，LDD区56，在LDD区56下方的光晕植入区57和通道58。由于编程发生区域是在靠近薄氧化层的地方(靠近漏极端)，图1中的三种可能的编程地区化约成图3靠近漏极52端的一个编程区域51，相对增进了编程上的可靠性。虽然图3中元件的编程良率优于图1中元件的编程良率，但是该元件仍遭受软性击穿的问题。此外，将一栅极分成一半厚、一半薄的氧化层很容易影响到灵敏的间氧化层， 使制造上更为复杂。因此，良率和可靠性也不高。因此，有必要发明一种OTP元件可在标准的CMOS技术上，还提供小尺寸，高良率， 高可靠性，以满足集体电路对于大多数应用的要求。
发明内容
为解决现有技术的可靠性问题，本发明的一目的在于，提供一种电子系统、反熔丝记忆体元件及其提供方法，OTP元件可在标准的CMOS技术上且小尺寸，高良率，高可靠性， 可以满足集体电路对于大多数应用的要求。为了达上述目的，本发明提供一种反熔丝记忆体元件，包括多个反熔丝记忆胞， 至少一反熔丝记忆胞包括第一金氧半(M0Q晶体管，其栅极耦合到存取字符线，其第一个主动区耦合到位线；第二 MOS晶体管，其栅极耦合到编程字符线，其第一个主动区耦合到该第一 MOS晶体管的第二个主动区；该第二 MOS晶体管的该第一个主动区为被阻挡轻掺杂源汲(LDD)区域；当该第一MOS晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到编程字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。为了达上述目的，本发明还提供一种电子系统，包括一处理器；及一反熔丝记忆体可操作地连接到处理器，该反熔丝记忆体包括至少多个反熔丝记忆胞来提供数据存储， 每个反熔丝记忆胞包括第一金氧半(M0Q晶体管，其栅极耦合到存取字符线，其第一主动区耦合到位线；第二 MOS晶体管，其栅极耦合到编程字符线，其第一主动区耦合到该第一 MOS晶体管的第二个主动区；该第二晶体管MOS的该第一主动区为被阻挡轻掺杂源汲(LDD) 区域；当该第一 MOS晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到存取字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。为了达上述目的，本发明还提供一种提供反熔丝记忆体元件的方法，包括提供多个反熔丝记忆胞，至少一反熔丝记忆胞包括至少(i)第一金氧半(MOS)晶体管，其栅极耦合到存取字符线，其第一主动区耦合到位线；及(ii)第二MOS晶体管，其栅极耦合到编程字符线，其第一主动区耦合到该第一MOS晶体管的第二个主动区；该第二MOS晶体管的该第一主动区为被阻挡轻掺杂源汲(LDD)区域；其中当该第一 MOS晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到编程字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。为了达上述目的，本发明还提供一种反熔丝记忆体元件，包括多个反熔丝记忆胞，至少一反熔丝记忆胞包括一金氧半(M0Q晶体管，其栅极耦合到存取字符线，其第一主动区耦合到位线；该MOS晶体管的通道一部分或全部是导通或稍微导通；当该MOS晶体管被导通而使位线被传导通到存取字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。通过上述的实施方式，利用被阻挡轻掺杂源汲区域或是MOS晶体管的通道一部分或全部是导通或稍微导通来压制软击穿，使良率可以提高。以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1显示现有一个1. 5T的栅极氧化层击穿反熔丝的横截面；图加显示软击穿的机制示意图；图2b显示硬击穿的机制示意图；图3显示现有一 0. 5T合并栅极氧化层击穿的反熔丝横截面；图4显示LDD元件的掺杂浓度和电场轮廓的横截面；图fe显示施加正电压后的电荷被困在氧化层的示意图；图恥显示施加负电压后的电荷被困在氧化层的示意图；图5c显示抑制软击穿的波形与交互极性电压示意图；图5d显示增强型和空泛型的NMOS元件的能带图；图6a显示一 2T非LDD的反熔丝记忆胞的剖视图；图6b显示一 2T非LDD具有特别通道的反熔丝记忆胞的剖视图；图6c显示一 1. 5T非LDD的反熔丝记忆胞的剖视图；图6d显示一 1. 5T非LDD具有特别通道的反熔丝记忆胞的剖视图7a显示一 IT非LDD具有特别通道的反熔丝记忆胞的剖视图；图7b显示一 0. 5T非LDD具有特别通道的反熔丝记忆胞的剖视图；图fe显示一 CMOS反相器的布局图；图汕显示一 CMOS反相器的布局图，其有虚拟层以阻止NLDD ；图9a显示CMOS反相器的布局图，其有虚拟层以创建原生型NMOS ；图9b显示MOS反相器的布局图，其有虚拟层以创建空泛型NMOS ；图IOa显示1. 5T反熔丝单元编程前的等效电路图；图IOb显示1. 5T反熔丝单元编程后的等效电路图；图Ila显示0. 5T反熔丝单元编程前的等效电路图；图lib显示0. 5T反熔丝单元编程后的等效电路图；图12a显示1. 5T反熔丝单元的4X4阵列电路图，其编程为棋盘格式；图12b显示0. 5T反熔丝单元的4X4阵列电路图，其编程为棋盘格式。
具体实施例方式下面结合附图对本发明的结构原理和工作原理作具体的描述本发明涉及到OTP反熔丝元件和记忆体使用加强电场到编程处附近的氧化层，来提高良率和可靠性，而单元尺寸仍然很小。所以氧化层可以很容易被硬击穿，且在标准CMOS 逻辑工艺里无需任何额外的处理步骤或光罩，以节省成本。本发明涉及到OTP元件和记忆体，使用的非轻漏极掺杂(non-LDD)，特殊植入层和交互极性脉冲来压制软击穿，使良率可以提高。阻挡LDD和使用特殊植入层可以在标准 CMOS工艺实现，经过简单的操作布局数据，而不会产生任何特殊的处理或光罩。因此没有需要额外费用且可为嵌入式OTP应用。如图1和图3所示，反熔丝记忆胞有缺点⑴非均勻编程区域，(2)软击穿的问题。二者都困扰着良率和可靠性。本发明揭露几个实施例来加强电场同时抑制软击穿，以提高编程能力。图4显示了一个具有LDD元件的横截面与掺杂浓度和电场轮廓，可参见kiki Ogura,et al,"Design and Characteristics of the Lightly Doped Drain-Source (LDD) Insulated Gate Field-Effect Transistor,，，IEEE Trans. On Elec. Dev. ED-27, No. 8, Aug. 1980,pp. 1359-1367。相对于传统的元件，LDD元件在源极和漏极的交界处有浅界面和轻掺杂N区，而不是深界面和重掺杂的N+区。因此，交界处的电场从最高的0. 5MV/cm下降到0. 35MV/cm，而且更加分散。该LDD技术被采用于大多数的MOS元件，以减少通道的电场， 以便进一步微缩。不过，这种技术不适合反熔丝的增进击穿机制。最好的硬击穿制造方法是应用高电压在交界处来产生高而集中的电场以一次击穿氧化层。因此，阻挡LDD为此发明的一实施例目的。在1960年代以后，氧化层击穿一直受到广泛性的研究。最近，由于纳米元件的氧化层厚度约只有1.5nm，这个议题又再次浮出台面。一般来说，软击穿发生的门坎比硬击穿低，可参见 T.Pompl，et al, "Investigation of Ultra-Thin Gate Oxide Reliability Behavior by Separate Characterization of Soft Breakdown and Hard Breakdown, "38th Annual Reliability Physics Symposium，2000， pp. 40—47。 MfiUM 厚度为3. 9nm而言，硬击穿的活化能是
Ea [eV] = 1.9535-0. 1197*Eox[MV/cm]，而相对于软击穿的活化能是Ea [eV] = 0. 98-0. 07*Eox [MV/cm] ·如果氧化层电场(Eox)的非常低，软击穿的活化能低于硬击穿的活化能，使得软击穿比硬击穿发生的早。但是，如果氧化层电场足够高，硬击穿的活化能可能会较低。氧化层电场的交越点大约是20MV/cm，亦即若氧化层厚度(Tox) = 1. 5nm，则氧化层两端的电压为3V。因此，最好加上一个高电场，使硬击穿发生于软击穿之前。图fe和恥显示出当正电压和负电压分别加在栅极和硅基板上时，载子如何被吸引到氧化层中。如果正电压加在栅极上，电子会被吸引而堆积在氧化层里。同样的，如果负电压加在栅极上，电洞会被吸引而堆积在氧化层里。一开始载子堆积会创建出一条导通路径，并防止硬性击穿的发生。通过交互使用着正和负电压的脉冲，如图5c所示，堆积在氧化层中的电荷可被中和以抑制软击穿。图5d显示出增强型(enhancement mode)和原生型(native mode)的N型金氧半导体(NMOS)能带图。当金属或多晶硅在接触P型半导体后，双方的费米能阶Ef会在同一水平对齐。在靠近通带(Ec)和价带(Ev)的表面就被弯曲。由于靠近界面处的电场是与通带的斜率成正比，因此在原生型NMOS中靠近表面处的电场会比增强型来的大。通过保留一部分的原生型通道，表面附近的电场可以被提升，从而增加硬击穿的可能性，也可以降低引起软击穿的热点。基于上述讨论，本发明公开了三种方法，使击穿氧化层更具可预测性。第一，阻止 LDD在编程漏极的交界处的形成，而在交界处附近创建一个更高且更集中的电场，使氧化层更容易发生硬击穿。其次，使通道稍导电或导电，而不是不导电，可提高通道表面上的电场而使电场在表面更均勻。换句话说，使得部分或全部的MOS通道是空泛型(Deletion mode)或原生型M0S，而不是增强型MOS以增加电场，以减少一些通道中的热点。第三，运用正反脉冲交替来抑制软击穿。具有较高的电场，更均勻的通道，或交替极性的电压，硬击穿更容易发生而软击穿被抑制。图6a显示出一个2T非LDD的反熔丝记忆胞120的剖视图。反熔丝记忆胞120具有一个存取MOS 130和一个编程MOS 140，且可以在标准CMOS逻辑工艺完成。存取MOS 130 有多晶硅栅极131连接到一条存取字线WLA上，有N+源极132耦合到一条位线BL上，和一 N+漏极133。编程MOS 140有多晶硅栅极141接到一条编程字符线WLP上，有源极142耦合到MOS 130的漏极133，和其漏极122。在MOS 140源极142边缘的LDD被阻挡来增强在栅极141和源极142附近的电场，使编程区域可以更集中。如果WLP和WLA被加上高电压 (即6-7V)而BL被加上低电压(即0V)，低电压可以被传递至编程MOS 140的源极端142， 使得编程MOS 140的源极142和栅极141上有一个大的压差，导致氧化层崩溃。因为没有 LDD，编程区域137被限制于编程MOS的栅极141和源极142交界处。在编程前，当WLA打开时位线与编程字线间没有任何传导路径。而编程后，当WLA打开时位线与编程字线间会有一条传导路径(即编程MOS的栅极和源极是接近短路的)。这两个条件分别代表0和1。 图6a只显示出几个可能的结构，本发明的范围还包含很多不同的单元结构，像是有LDD/没有LDD，导通/非导通通道，漏极/没有漏极区等组合。图6b显示出一个2T非LDD的具有特别通道反熔丝记忆胞220剖视图。反熔丝记忆胞220具有一个存取MOS 230和一个编程MOS MO，且可以在标准CMOS逻辑工艺完成。存取MOS 230有多晶硅栅极231连接到一条存取字线WLA上，有N+源极232耦合到一条位线 BL上，和有一 N+漏极233。编程MOS 240有多晶硅栅极241接到一条编程字符线WLP上， 有源极242接到MOS 230的漏极233，和有漏极222。在MOS 240源极242边缘的LDD被阻挡来增强MOS 240的源极M2附近的电场，而编程区域可以更集中。此外，MOS 240通道区域植入轻微导电或部分导电，以创建一个原生型MOS或空泛型M0S，而非传统的增强型MOS。 当通道略微导电或导电，电场可以更高且更均勻地分布在通道地区228，以避免造成氧化层击穿过程中的热点。如果WLP和WLA被加上高电压(即6-7V)而BL加上低电压(即0V)， 低电压可以传递至编程MOS 240的源极端M2，使得编程MOS 240的源极242和栅极241上有一个大的压差，导致氧化层崩溃。因为没有LDD，编程区域237被限制于编程MOS的栅极 241和源极242交界处。在编程前，当WLA打开时位线与编程字线间没有任何传导路径。而编程后，当WLA打开时位线与编程字线间会有一条传导路径(即编程MOS的栅极和源极是接近短路的)。这两个条件分别代表0和1。图6b只显示出几个可能的结构，本发明的范围还包含不同的单元结构，像是有LDD/非LDD，导通/非导通通道，漏极/没有漏极区等组
I=I ο图6c显示出一个1. 5T非LDD的反熔丝记忆胞320的剖视图。反熔丝记忆胞320 具有一个存取MOS 330和一个编程MOS 340，且可以在标准CMOS逻辑工艺完成。存取MOS 330有多晶硅栅极331连接到一条存取字线WLA上，有N+源极332耦合到一条位线BL上， 和有一个N+漏极333。编程MOS 340有多晶硅栅极341连接到一条编程字线WLP上，其源极342接到MOS 330的漏极333，和浮动漏极连接到浅沟隔离槽(STI) 322。在MOS 340源极边缘342的LDD被阻挡来增强在栅极341和源极342附近的电场，而编程区域可以更集中。如果WLP和WLA被加上高电压(即6-7V)而BL被加上低电压(即0V)，低电压可以传递至编程MOS 340的源极端342，使得编程MOS 340的源极342和栅极341上有一个大的压差，导致氧化层崩溃。因为没有LDD，编程区域337被限制于编程MOS的栅极和源极交界处。在编程前，当WLA打开时位线与编程字线间没有任何传导路径。而编程后，当WLA打开时位线与编程字线间会有一条传导路径(即编程MOS的栅极和源极是接近短路)。这两个条件分别代表0和1。图6c只显示出几个可能的结构，本发明的范围还包含不同的单元结构，像是有LDD/没有LDD，导通/非导通通道，漏极/没有漏极区等组合。图6d显示出一个1. 5T非LDD的具有特别通道的反熔丝OTP记忆胞420剖视图。 反熔丝记忆胞420具有一个存取MOS 430和一个编程MOS 440，且可以在标准CMOS逻辑工艺完成。存取MOS 430有多晶硅栅极431连接到一条存取字线WLA上，有N+源极432耦合到一条位线BL上，和有一个N+漏极433。编程MOS 440有多晶硅栅极441连接到一条编程字线WLP上，有源极442接到MOS 430的漏极433，和浮动漏极连接到浅沟隔离槽(STI)422。 在MOS 440源极边缘442的LDD被阻挡来增强MOS 440源极442附近的电场，而编程区域可以更集中。此外，MOS 440通道区域植入轻微导电或部分导电，以创建一个原生型MOS或空泛型M0S，而非传统的增强型NM0S。当通道略微导电或导电，电场可以更高且更均勻地分布在通道地区428，以避免造成氧化层击穿过程中的热点。图7a显示出一个IT非LDD的具有特别通道的反熔丝记忆胞150剖视图。单一 MOS 150具有一个连接到一条位线BL的源极155，一个连接到字符线WL的栅极153，与一漏极152。源极155的边缘有间隔154、LDD 156、在LDD下方的光晕植入层157和通道区域158。 在漏极152边缘的LDD被阻挡以增加在栅极153和漏极152附近的电场，而编程区域151 可以更集中。此外，在靠近漏极152的通道经植入而使Vt 0或Vt > 0，即部分原生型或空泛型，而在靠近源极155的通道经植入而使Vt > 0，即增强型。利用在通道上给予不同的掺杂，存取与编程MOS可以结合为一，而不需要如图3的分闸架构。如果高电压(即6-7V) 加于字符线WL而低电压(即0V)加于位线BL，低电压就可以被传递到通道，使得MOS的漏极152和栅极153上有一个大的压差，导致氧化层崩溃。当编程时，漏极152可以浮动。在编程前，位线与字线间没有任何传导路径。而编程后，位线与字线间会有一条传导路径，使得MOS 150的栅极153和漏极152导通。这两个条件分别代表0和1。反熔丝记忆胞150 可以很容易地形成一个二维阵列而构成记忆体。图7b显示出一个0. 5T非LDD的具有特别通道的反熔丝记忆胞350剖视图。单一 MOS 350具有一个连接到一条位线BL的源极355，一个连接到字符线札的栅极353，与一个浅沟隔离槽(STI) 352旁的浮动漏极。源极端355的边缘有间隔354、LDD 356、在LDD 356 下方的光晕植入层357和通道区域358。在靠近漏极352的通道经植入而使Vt 0或Vt < 0，即部分原生型或空泛型，而在靠近源极355的通道经植入而使Vt > 0，即增强型。利用在通道上给予不同的掺杂，存取与编程MOS可以结合为一，而不需要如图3的分闸架构。 如果高电压(即6-7V)加于字符线WL而低电压(即0V)加于位线BL，低电压就可以被传递到通道，使得MOS的漏极352和栅极353上有一个大的压差，导致氧化层崩溃。在编程前， 位线与字线间没有任何传导路径。而编程后，位线与字符线间会有一条传导路径，使得MOS 350的栅极353和漏极352导通。这两个条件分别代表0和1。反熔丝记忆胞350可以很容易地形成一个二维阵列而构成记忆体。图fe显示一个CMOS反相器的布局60。该反相器60具有PMOS 65和匪OS 66 ；都有一个栅极63和主动区61。PMOS坐落在N井62。接点(contact) 68连接源，栅极和漏极金属层(未显示)为进一步接线。图8b显示一个CMOS反相器70的布局，其有一虚拟层79 来阻挡NLDD形成。反相器有PMOS 75和NMOS 76 ；都有一栅极73和各自的主动区71。PMOS 坐落在一 N井72。接点78连接源极，栅极和漏极金属层(未显示)为进一步接线。虚拟层 79覆盖NMOS 76—半的主动区和一部分的NMOS栅极73。在一个典型的CMOS技术，NLDD层通常是从“NOT N井”建立，此为任何N井72外且将接收到用于NMOS的N-LDD植入区。然后，由沉淀或长成一层薄薄的氧化物和非等向性蚀刻来产生栅极氧化层间隔。N+植入层来造成源极和漏极。要阻止NLDD在NMOS 76右侧的主动区，虚拟层79覆盖一半的源/漏极 71和部分的栅极73，使右侧不接受任何LDD的植入和随后的氧化物间隔过程。经过简单的操作布局数据，这可以在标准CMOS工艺实现，而不会产生任何特殊的处理或光罩。图9a显示一个CMOS反相器80的布局和一原生型层89以创建一原生型NMOS 86。 反相器80有PMOS 85和NMOS 86 ；都有一栅极83和主动区81，如源极或漏极。PMOS坐落在一个N井82。接点88连接源极，栅极和漏极金属层(未显示)为进一步接线。原生型层89(NTN_N层)覆盖NM0S86的源极，栅极和漏极以阻挡临界电压调整及相关的植入层，使 NMOS 86有一个临界电压约为0，即Vt 0V。VT调整植入层可由操作布局数据，使原生型 NMOS地区非为N井或P井，而不是如正常的增强型NMOS的”非N井”。在CMOS流程的Vt调整植入可能会被跳过，新增加的植入层可能出现，布局数据的操作上可能会有所不同，但最终的结果是创造一个NMOS元件的临界电压接近0V，即Vt 0V。对此本领域技术人员可知创建原生型NMOS元件可能会有所不同，实施例可能有所不同，但是都在本发明的范围内。图9b显示了一 CMOS反相器90的布局和一虚拟层(DUMMYN) 99以创建空泛型匪OS 96。该反相器具有PMOS 95和NMOS 96 ；都有一个栅极93和主动区91，如源极或漏极。PMOS 坐落在一 N井92。接点98连接源极，栅极和漏极金属层(未显示)为进一步接线。任何N 型植入物，如砷或磷在渠道，都可以降低NMOS的临界电压使表面更加导电。在典型的CMOS 技术，PMOS元件的通道往往有N型植入物来调整临界电压或抑制短通道效应。这些植入物可以被纳入NMOS元件的通道来涵盖DUMMYN为假PM0S，即该地区接收PMOS Vt的临界电压调整植入从(N井)至(N井AND DUMMYN)。其它一些用于PMOS N型植入物，可用于DUMMYN 地区也是如此。在CMOS流程的Vt调整临界电压植入可能会增加或跳过，植入物可能会增加或有一些变化，新增加的植入层可能出现，操作布局上的数据可能会有所不同。对此本领域技术人员可知创建空泛型NMOS元件可能会有所不同，实施例可能有所不同，但是都在本发明的范围内。以上说明对这项发明的目的是为例证。基于上述的讨论可以有许多实施例为这项发明。举例来说，存取和编程MOS可用PMOS代替NM0S。操作布局数据来阻挡LDD以产生原生型或空泛型MOS可以不同。没有任何特殊的处理或光罩，因此没有需要额外费用为嵌入式OTP应用。反熔丝记忆胞可以是2T有明显的漏极，或1.5T只有浅沟隔离槽(STI)而没有明显的漏极。同样，反熔丝记忆胞可以合并存取和编程MOS，IT有明显的漏极，或0. 5T 只有浅沟隔离槽(STI)而没有明显的漏极。对此本领域技术人员可知实施方案可能有所不同，但是都在本发明的范围内。图IOa及IOb所示为1. 5T反熔丝单元10编程前后的等效电路。反熔丝单元10有存取元件12和编程元件11。存取元件12有源极15耦合到位线BL，栅极耦合到存取字符线WLA，和一个漏极14。编程元件11有一个源极耦合到存取元件12的漏极14，有栅极耦合到一个编程字符线WLP和浮动漏极。为了编程反熔丝单元10，施加低电压(即0V)到BL， 高电压(即6-7V)VPP2到WLP，而另一个高电压(即IV) VPPl到WLA来导通存取元件12，以便有一个高电压路径WLP通过存取元件12到BL而打通编程元件11在源端(节点14)的氧化层。VPPl可以低于VPP2或只是高到足以打开存取元件12。编程前，WLP和源端14之间的电路是开通的，可以看成为一个电容。编程后，WLP和编程元件11源端14之间的电路是导通，可以看成为一个电阻。这个等效电路可应用于图6a-6d的反熔丝记忆胞。图Ila及lib所示为0. 5T反熔丝单元20编程前后的等效电路。反熔丝20有存取元件和编程元件结合的元件22。元件22有一源极耦合到一位线BL，栅极耦合到一存取字符线WLA，和一漏极或浅沟隔离槽M。为了编程反熔丝单元20，施加低电压(即0V)到 BL，高电压(即6-7V) VPP2到WLA，以便有一个高电压路径WLA通过元件22到BL而打通元件22在汲端的氧化层。编程前，WLA和浅沟隔离槽M之间的电路是开通的，可以看成为一个电容。编程后，WLA和编程元件22浅沟隔离槽M之间的电路是导通，可以看成为一个电阻。这个等效电路可应用于图7a-7b的反熔丝单元。图1 显示出一个编程为棋盘格式的1.5T反熔丝单元的4X4阵列示意图。反熔丝单元阵列50有4行4列的记忆单元52。每个反熔丝单元52-00具有一个存取元件55， 其源极连接到BL0，其栅极连接到WLA0，和一个漏极M。反熔丝单元52-00也有一个编程元件51，其源极连接到存取元件55的漏极M，其栅极连接到编程栅极WLP0，和一个浮点漏极。在此4X4反熔丝单元阵列中，其同一行的存取元件源极端连接到位线BLj (j = 0，1，2， 3);其同一列的存取元件栅极端连接到11^1(1 = 0，1，2，；3)；其同一列的编程元件栅极端连接到 WLPi (i = 0,1,2,3) ο为了选择一个反熔丝单元52-00进行编程，在WLAO加上IV，在WLPO加上6_7V，而在BLO加上0V，使得该选择的编程元件51源极M被编程到导通至WLPO ；同时在未选定的单元中保持WLP1-WLP3、WLA1-WLA3和BL1-BL3为0V。若要选择一个单元进行读取，在WLA0、 WLPO加上IV，和预先将BLO充电至OV ；同时在未选定的单元中保持WLP1-WLP3、WLAl-WLA3 和BL1-BL3为0V。如果记忆单元没有被编程，则存取元件就不会被打开，BLO仍然为0V。然而，如果记忆单元有被编程，BLO就会被导通至WLP0，或至IV。如果单元被编程，编程元件的栅极和源极是会被导通的；而当存取元件已被打开时，就会让BLO被导通至WLPO。BLO的电压差异就可被感测，进而决定正确的逻辑状态。对此本领域技术人员可知行或列数量可能会有所不同，行和列是可以互换的，WLPi, WLAi和BLj的方向可能会有所不同，而电压适用于WLAi，WLPi和BLj可能会有所不同(i = 0，1，2，3，且」=0，1，2，3)，这些都在本发明的范围内。图12b显示出一个0.5Τ反熔丝单元的4X4阵列60示意图。反熔丝单元阵列有 4行4列的OTP记忆胞。OTP记忆胞具有一个已将存取和编程合并的元件61，其源极65连接到在BL0，其存取/编程栅极连接至WLA0，和一个浮动漏极64。在此4X4反熔丝单元的阵列中，其同一行的存取元件源极端连接到位线BLj(j = 0,1,2,3)；其同一列的存取元件的栅极端会被连接到WLAi (i = 0，1，2，3)。为了要选择一个单元62-00进行编程，在WLAO加上6_7V而在BLO加上0V，使得浮动漏极64被导通至WLAO ；同时在未选定的单元中保持WLA1-WLA3为OV和BL1-BL3为3V。 若要选择一个单元62-00进行读取，要在WLAO加上IV和预先将BLO充电至OV ；同时在未选定的记忆胞中保持WLA1-WLA3和BL1-BL3为0V。若单元62-00没有被编程，BLO仍然为0V。 然而，如果单元62-00有被编程，BLO会被箝制在V(WLAO)-Vthn,或是0. 3V ；其中Vthn (即为0.7V)为部分增强型元件的临界电压。如果单元62-00被编程，元件的漏极和栅极会被导通，像是一个二极管连接形式的CMOS去箝制BLO —样。这种后编程配置允许反熔丝单元被组织成一个二维阵列。对此本领域技术人员可知行或列数量可能会有所不同，行和列是可以互换的，WLPi，WLAi和BLj的方向可能会有所不同，而电压适用于WLAi，WLPi和BLj可能会有所不同(i = 0，1，2，3，且j = 0，1，2，3)，这些都在本发明的范围内。本发明公开的电路和系统，以阻止轻漏极掺杂(LDD)使电场更高，电场更集中。创造轻微的导电于部分或全部渠道使电场在渠道更加平均，或以交互极性脉冲来中和多余的载体堆积在氧化层内。这一切都可以抑制软击穿的问题。该实施方案可根据需要应用于部分，全部或任何组合。本发明可以实现为双晶体管OT)反熔丝记忆胞，有一存取和编程金氧半导体(MOS)而以编程MOS的漏极为编程区，或1.5T反熔丝记忆胞而无任何明晰的漏极。类似这样的发明，也可以体现为IT反熔丝记忆胞具有部分的渠道传导或微导电而合并存取和编程M0S，或者0. 5T反熔丝记忆胞无任何明晰的漏极。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种反熔丝记忆体元件，其特征在于，包括 多个反熔丝记忆胞，至少一反熔丝记忆胞包括第一金氧半导体晶体管，其栅极耦合到存取字符线，其第一个主动区耦合到位线； 第二金氧半导体晶体管，其栅极耦合到编程字符线，其第一个主动区耦合到该第一金氧半导体晶体管的第二个主动区；该第二金氧半导体晶体管的该第一个主动区为被阻挡轻掺杂源汲区域； 当该第一金氧半导体晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到编程字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。
2.根据权利要求1所述的反熔丝记忆体元件，其特征在于，第二金氧半导体晶体管没有任何第二主动区。
3.根据权利要求1所述的反熔丝记忆体元件，其特征在于，第二金氧半导体晶体管的一部分或全部是原生型金氧半导体。
4.根据权利要求1所述的反熔丝记忆体元件，其特征在于，第二金氧半导体晶体管的一部分或全部是空泛型金氧半导体。
5.根据权利要求1所述的反熔丝记忆体元件，其特征在于，该第一电压源是一个固定的电压，第二到第一电压源的电压大小足够高以导通该第一金氧半导体晶体管，在编程过程中该第三到第一电压源的电压大小高于第二到第一电压源电压大小。
6.根据权利要求1所述的反熔丝记忆体元件，其特征在于，该第一电压源是一个固定的电压，第二到第一电压源的电压大小足够高以导通该第一金氧半导体晶体管，第三到第一个电源电压在编程过程中有正、负交替脉冲。
7.根据权利要求1所述的反熔丝记忆体元件，其特征在于，该第一电压源是一个固定的电压，第二到第一电压源足够高以导通第一金氧半导体晶体管，在读过程中编程字符线和位线之间的电阻可以被感应以判断逻辑状态。
8.根据权利要求1所述的反熔丝记忆体元件，其特征在于，该记忆胞的存取字符线和编程字符线都在第一方向，而记忆胞的位线是在垂直于该第一方向的第二方向。
9.一种电子系统，其特征在于，包括 一处理器；及一反熔丝记忆体可操作地连接到处理器，该反熔丝记忆体包括至少多个反熔丝记忆胞来提供数据存储，每个反熔丝记忆胞包括第一金氧半导体晶体管，其栅极耦合到存取字符线，其第一主动区耦合到位线； 第二金氧半导体晶体管，其栅极耦合到编程字符线，其第一主动区耦合到该第一金氧半导体晶体管的第二个主动区；该第二晶体管金氧半导体的该第一主动区为被阻挡轻掺杂源汲区域；当该第一金氧半导体晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到编程字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。
10.一种提供反熔丝记忆体元件的方法，其特征在于，包括提供多个反熔丝记忆胞，至少一反熔丝记忆胞包括至少(i)第一金氧半导体晶体管，其栅极耦合到存取字符线，其第一主动区耦合到位线；及(ii)第二金氧半导体晶体管，其栅极耦合到编程字符线，其第一主动区耦合到该第一金氧半导体晶体管的第二个主动区； 该第二金氧半导体晶体管的该第一主动区为被阻挡轻掺杂源汲区域；其中当该第一金氧半导体晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到编程字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。
11.一种反熔丝记忆体元件，其特征在于，包括多个反熔丝记忆胞，至少一反熔丝记忆胞包括一金氧半导体晶体管，其栅极耦合到存取字符线，其第一主动区耦合到位线；该金氧半导体晶体管的通道一部分或全部是导通或部分导通；当该金氧半导体晶体管被导通而使位线被传导通到存取字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。
12.根据权利要求11所述的反熔丝记忆体元件，其特征在于，该金氧半导体晶体管没有任何第二主动区。
13.根据权利要求11所述的反熔丝记忆体元件，其特征在于，该金氧半导体晶体管有第二主动区，其轻掺杂源汲区域被阻挡。
14.根据权利要求11所述的反熔丝记忆体元件，其特征在于，该第一电压源是一个固定的电压，在编程过程中第二到第一电压源的电压大小足够高以击穿氧化层。
15.根据权利要求11所述的反熔丝记忆体元件，其特征在于，该第一电压源是一个固定的电压，在编程过程中第二到第一电压源有正、负交替脉冲。
16.根据权利要求11所述的反熔丝记忆体元件，其特征在于，在读过程中第二到第一电压源足够高以导通金氧半导体晶体管，存取字符线和位线之间的电阻可以被感应以判断逻辑状态。
17.根据权利要求11所述的反熔丝记忆体元件，其特征在于，该记忆胞的存取字符线都在第一方向而该记忆胞的位线是在垂直于该第一方向的第二方向。
全文摘要
一种电子系统、反熔丝记忆体元件及其提供方法，反熔丝记忆体元件包括多个反熔丝记忆胞，至少一反熔丝记忆胞包括第一金氧半导体晶体管，其栅极耦合到存取字符线，其第一个主动区耦合到位线；第二金氧半导体晶体管，其栅极耦合到编程字符线，其第一个主动区耦合到该第一MOS晶体管的第二个主动区；该第二金氧半导体晶体管的该第一个主动区为被阻挡轻掺杂源汲区域；当该第一金氧半导体晶体管被导通而使位线被传导通到编程字符线，且经由施加第一电压源到位线，第二个电压源到存取字符线，第三电压源到编程字符线，该反熔丝记忆胞被配置为可编程到另一个逻辑状态。电子系统，包括一处理器及一反熔丝记忆体可操作地连接到处理器。
文档编号H01L29/78GK102376358SQ20111023546
公开日2012年3月14日 申请日期2011年8月10日 优先权日2010年8月11日
发明者庄建祥 申请人:庄建祥