专利名称：功率绝缘栅型场效应晶体管的制作方法
技术领域：
本发明涉及使用半导体的场效应晶体管(FET)，尤其是，涉及功率绝缘栅型场效应晶体管(下面，称为功率MISFET)。
背景技术：
FET是指如下一种装置在半导体设置源极和漏极的区域，并将电极(源电极和漏电极)分别连接到上述两个区域，隔着绝缘膜或肖特基势垒从栅电极对半导体施加电压， 控制半导体的状态，从而控制在源电极与漏电极之间流动的电流。作为所使用的半导体，可以举出硅或锗等的14族元素；砷化镓、磷化铟、氮化镓、硫化锌、碲化镉等的化合物。近年来，有将氧化锌或铟镓锌类氧化物an-Ga-Si类氧化物，也记为IGZ0)等的氧化物用作半导体的FET的报告(专利文献1及专利文献2、。这些使用氧化物半导体的FET 可以得到较大的迁移率，并且它们的材料具有3电子伏特以上的大带隙。[专利文献1]美国专利申请公开2005/0199879号公报[专利文献2]美国专利申请公开2007/0194379号公报
发明内容
本发明的一个方式使用这样的氧化物半导体提供功率MISFET。利用硅半导体的功率MISFET已被实用化。但是，虽然在耐压为60V以下的情况下，导通电阻为0. 1 Ω左右，但是在耐压变高时导通电阻变为1 Ω以上。例如，当导通电阻为1Ω时，在进行电流IOA的导通截止的情况下，消耗100W的电力，因此不合乎实用。绝缘栅双极晶体管被用于这样的高耐压用途，但是不能否认其在高频特性上较差。本发明的一个方式，注目于带隙为3电子伏特以上的氧化物半导体的耐压，并通过利用该氧化物半导体，提供即使耐压为300V导通电阻也为0.8Ω以下、优选为0.2Ω以下的高效率的功率MISFET。本发明的一个方式是一种功率MISFET，该功率MISFET包括夹在栅电极与由氧化物半导体构成的半导体层之间的栅极绝缘膜；与半导体层接触而设置的源电极及漏电极， 其特征在于，栅电极具有与源电极重叠且不与漏电极重叠的区域，并且将半导体层中不与漏电极及栅电极重叠的区域的长度设为0. 5 μ m至5 μ m。本发明的一个方式是一种功率MISFET，该功率MISFET包括夹在栅电极与由氧化物半导体构成的半导体层之间的栅极绝缘膜；与半导体层接触而设置的源电极及漏电极， 其特征在于，半导体层的厚度不均勻并在与漏电极接触的部分的厚度为0. 5 μ m至5 μ m。在这样的功率MISFET的漏电极与源电极之间串联连接100V以上的电源及负载， 并对栅电极输入控制用信号来使用。另外，上述半导体层也可以为夹在栅电极与背栅电极之间的结构。另外，栅电极可以为在P型单晶硅衬底或N型单晶硅衬底上形成的掺杂为P 型的区域(P型区域)。另外，栅电极或背栅电极、源电极或漏电极可以利用由金属或导电氧化物构成的材料。
另外，半导体层中的源自施主或受主的载流子浓度可以为IXlO12cnT3以下，优选为IXlO11cnT3以下。此外，当半导体与导体接触时，如下所述，由于从导体注入载流子，或者由导体吸收载流子，所以得知本来的载流子浓度是很困难的。因此，实际上难以得知源自 MISFET内的半导体层的施主或受主的载流子浓度。在此情况下，在利用与用于MISFET的半导体层相同的方法制造的半导体层的从导体离开10 μ m以上、优选离开100 μ m以上的位置进行检测，从而能够得知是否为IXlO12Cm-3以下。关于上述方式，半导体层优选氧缺陷浓度和氢浓度较小。这是因为氧缺陷和氢的混入成为载流子源的缘故。另外，当含有氢时，MISFET的工作不稳定。氢浓度优选为 IXlO18Cm-3 以下。另外，优选的是，源电极或漏电极的功函数小于半导体层的电子亲和力与0.3电子伏特之和(就是说，电子亲和力+0. 3电子伏特)。或者，优选的是，源电极或漏电极与半导体层的结是欧姆接触。另外，优选的是，漏电极的功函数比源电极的功函数小。而且，优选的是，栅电极或背栅电极的功函数比源电极或漏电极的功函数大0.3 电子伏特以上。或者，优选的是，栅电极或背栅电极的功函数大于半导体层的电子亲和力与 0. 6电子伏特之和(就是说，电子亲和力+0. 6电子伏特)。在进行本发明的说明之前，首先对现有的功率MISFET进行说明。图IOA是说明现有的利用单晶硅的功率MISFET的原理的图。也就是说，在P型单晶硅衬底501上设置扩散 N型杂质而形成的源极50 、漏极502b，各自被设置源电极50 、漏电极50 。另外，在衬底上设置有栅电极504和绝缘体506。这些构成要素与通常的MISFET相同，但是此外在功率MISFET中，在漏极502b与沟道区之间还设置有漂移区503。设置该区域的目的在于在MISFET截止时，吸收施加到 MISFET的漏极50 和栅电极504的高电压。也就是说，在施加高电压时，漂移区耗尽化而成为绝缘体，对该区域施加硅的耐压以下的电场，从而防止MISFET被破坏。在以硅的绝缘击穿电场强度为0. 3MV/cm并利用保证300V耐压的MISFET时，需要10 μ m的漂移区宽度。另一方面，在MISFET成为导通状态的情况下，该区域需要呈现导电性，所以被要求呈现N型导电性，但是，如果施主的浓度过高，不能充分耗尽化。适当的施主浓度为 4X IO1W30另外，施主浓度为4X IO15CnT3的单晶硅的电阻率为IQcm以上。当如图IOA所示在衬底501的一个表面的较浅部分中形成漂移区503时，其电阻增高，因此如图IOB所示， 通过利用衬底本身作为漂移区503，扩大电流流过的截面积，来降低其电阻。尽管如此为了保证300V的耐压，漂移区的电阻为1 Ω以上。并且，该功率MISFET需要进行多次掺杂工序。就是说，在对弱N型的单晶硅衬底 501的背面掺杂N型杂质来形成漏极502b。并且，在形成栅电极504之后，从表面掺杂P型杂质和N型杂质来分别形成P型区507和源极50加。漂移区503具有与衬底相同的杂质浓度。另一方面，带隙为3电子伏特以上的氧化物半导体的绝缘击穿电场强度为3MV/cm 以上，因此与漂移区相当的部分的宽度为Iym即可。然而，在硅半导体中对漂移区扩散微量的施主能够确保导通时的导电性，但是，在通常的氧化物半导体中如此的技术还未确立。
已知在氧化物半导体中氢会成为施主。另外，已知氧缺陷也会成为施主的原因。然而，根据本发明人的见解，当在氧化物半导体中存在氢时在可靠性上产生很大的问题。另一方面，尚未得知精密地控制氧缺陷和其它施主杂质的浓度的技术。由此，应该讲将硅半导体的技术不变地应用到氧化物半导体中是非常困难的。关于这一点，本发明人从基础对氧化物半导体的MISFET的工作进行研究，其结果，发现了如下事实用下面所示的结构的MISFET能够获得作为目的的耐压，以及在导通时可以流过足够的电流。图IA表示其例子。该功率MISFET例如包括由氧化物半导体构成的I型半导体层101、栅电极102a、夹在其间的栅极绝缘膜104a、源电极103a、漏电极10北。与硅半导体的情况同样，在沟道区与漏电极10 之间设置相当于漂移区的部分。当保证300V的耐压时，该部分的长度X为1 μ m即可。一般来说，将该长度X设定为0. 5 μ m至5 μ m即可。长度X越大耐压性也越大。但是，当X增大时，在导通状态下的从漏电极10 到半导体层101(尤其是厚的半导体层IOlb)处的电子浓度不足，并且导通电阻增高，因此，有时不能作为晶体管发挥充分的功能。由此，一般来说，将X设定为大于5 μ m并非优选。但是，即使导通电阻高也没关系(例如，所使用的电流充分小)的情况下，有时即使X大于5 μ m也不影响到工作。一般来说，导通电阻优选为负载的1/10以下。图IB表示具有进一步进展的形状的功率MISFET。在该FET中，半导体层101中的与漏电极10 接触的部分(半导体层IOlb)被形成为比与源电极103a接触的部分及沟道部分的半导体层IOla厚，并且该区域被用作相当于漂移区的部分。此时，半导体层IOlb的厚度(长度X)设为0. 5 μ m至5 μ m即可。也就是说，在图IA中，电流流过方向是从附图的右边向左边，而在图IB中，从漏电极10 到沟道，电流流过方向是从附图的上边向下边。而且，在图IA中，电流流过的部分的截面积是半导体层101的厚度与半导体层101的宽度(垂直于纸面的部分的长度)之积， 而在图IB中，是漏电极的宽度d2与半导体层101 (或半导体层IOlb)的宽度之积。在图IA中，与漂移区相当的部分的厚度由半导体层101的厚度限制。在图IB中， 与漂移区相当的部分的厚度是漏电极10 的宽度d2。与半导体层101的厚度相比，漏电极 103b的宽度d2的增大较容易，因此，与漂移区相当的部分的电阻降低。例如，d2设为2μπι 以上ΙΟμπι以下即可。当超过上述值时，虽然与漂移区相当的部分的每单位沟道宽度的电阻本身可降低，但是由于电路布局上的限制不能增大MISFET的沟道宽度，其结果难以降低整体的导通电阻。另外，当图IA的半导体层101的增厚时，源电极103a与沟道之间的电阻增大，导通电阻增高，由此，图IA的半导体层101的厚度优选为IOnm以上IOOnm以下。出于相同的理由，图IB的半导体层IOla的厚度优选为IOnm以上IOOnm以下。并且，一般来说，在不使用PN结的FET中，当与沟道长度相比沟道部分的半导体层的厚度增厚时，截止时的漏电流增大。该效果不仅与半导体层的厚度有关，而且与栅极绝缘膜的有效厚度(厚度X半导体层的相对介电常数/栅极绝缘膜的相对介电常数)有关。在沟道部分的半导体层的厚度与栅极绝缘膜的有效厚度之和为沟道长度的1/3 以上时，特别是在沟道长度ι μ m以下的FET中阈值极端下降，另外亚阈值(subthreshold)
8特性也恶化。也就是说，截止时的源电极与漏电极之间的电流增加。如后面所述，在该状态下对源电极与漏电极施加高电压时，栅极绝缘膜被施加高电压FET被破坏。这里省略详细说明，但是，沟道部分的半导体层的厚度与栅极绝缘膜的有效厚度之和为沟道长度的1/10以下、优选为沟道长度的1/20以下即可。图IA及图IB的功率MISFET除了包括栅电极10 以外，在相反一侧隔着背栅极绝缘膜104b还包括背栅电极102b。对背栅电极102b既可以施加与栅电极10 同期的电位，又可以施加始终恒定的电位。尤其是，当在截止状态下施加比源电极103a的电位低的电位时，在提高耐压性的方面有效。图1是功率MISFET的截面图。另一方面，图2至图4示出从上方观察时的图IB 的功率MISFET的布局例子。在这些例子中，都采用使源电极103a和漏电极10 相互咬合的结构，由此能够增大MISFET的沟道宽度。当设置背栅电极102b时，在源电极103a与漏电极10 之间设置该背栅电极102b。此时，图IB所示的背栅电极102b与漏电极10 的间隔dl需要是考虑到耐压性的数值。老虑到其间的绝缘体的绝缘击穿电压，优选将间隔dl设定为0.3μπι以上。另一方面，由于当间隔dl大时在集成度的方面是不利的，所以将间隔dl设定为2 μ m以下即可。另外，为了减小布线电阻，优选的是，尽可能增大源电极103a、漏电极10 的面积，或者尽可能增大其厚度。此外，从散热性的方面来看，也优选使用导热性高的材料。另外，衬底材料也优选使用散热性高的金属或半导体材料。图2至图4的不同之处在于半导体层101与源电极103a、背栅电极102b、漏电极 103b的重叠方式。在图2的例子中，半导体层101的不与背栅电极102b、源电极103a、漏电极10 重叠的部分总共为3个以上(在此为14个)的长方形。另一方面，在图3中，该部分总共为3个以上(在此为7个)的大致U字形。图4具有两种更复杂的形状。对具有这样的结构的功率MISFET的导通电阻充分降低的理由进行说明。至今为止几乎没有关于显示P型导电性的氧化物半导体、尤其是具有锌或铟的氧化物半导体的报告。因此，没有关于如硅FET那样使用PN结的氧化物半导体FET的报告，因此如专利文献 1及专利文献2所示通过将N型氧化物半导体与导体电极接触的导体半导体结形成源极和漏极。根据本发明人的见解，利用进一步减少施主而使源自施主的载流子浓度降低的I 型(在本说明书中，将载流子浓度为IXlO12Cnr3以下的半导体称为I型)氧化物半导体能够获得可靠性也高、并且导通截止比大、另外亚阈值小的MISFET。以下，对使用这样的施主浓度低的氧化物半导体的MISFET的工作如下进行考察。在通过导体半导体结形成源极和漏极的MISFET中，当所使用的半导体的载流子浓度高时，即使处于截止状态电流(截止电流)也在源极和漏极之间流过。因此，通过降低半导体中的载流子浓度形成I型，能够降低截止电流。一般来说，导体半导体结根据导体的功函数和半导体的电子亲和力(或者费米能级)的关系成为欧姆接触或肖特基势垒结。例如，使电子亲和力为4. 3电子伏特的半导体与功函数为3. 9电子伏特的导体接触而形成理想的(即，结界面上没有化学反应或载流子陷阱的状态)导体半导体结时，电子从导体向流入半导体的具有一定宽度的区域。此时，越接近导体与半导体的结界面，电子浓度越高，粗略的计算电子浓度分别是如下所示的值在离导体半导体结界面数nm处为1 X IO20Cm-3 ；在数十nm处为1 X IO18cnT3 ； 在数百nm处为IX IO16CnT3;并且在数μ m处也为1 X IO14cnT3。即，即使半导体本身是I型， 也由于与导体的接触而形成电子浓度高的区域。在导体半导体结界面附近形成这样的电子多的区域，因此，导体半导体结成为欧姆接触。另一方面，例如，当使电子亲和力为4. 3电子伏特的半导体与功函数为4. 9电子伏特的导体接触来形成理想的导体半导体结时，存在于半导体的某个宽度的区域中的电子向导体移动。当然在失去了电子的区域中电子浓度变得极低。电子移动的半导体区域的宽度依赖于半导体的电子浓度，例如，如果原先的半导体的电子浓度为IX IO18CnT3，则为数十nm
左右ο并且，因为该部分的电子浓度显著变低，所以在能带图中在导体与半导体的结界面中产生势垒。将具有这种势垒的导体半导体结称为肖特基势垒结。电子容易从半导体流到导体，但是由于势垒的存在而不容易从导体流到半导体。因此，在肖特基势垒结中能观察到整流作用。即使导体不直接接触于半导体也产生同样的情况。例如，即使在半导体和导体之间有绝缘膜，半导体的电子浓度也受到导体的影响。当然，由绝缘膜的厚度或介电常数影响到其程度。如果绝缘膜变厚或介电常数变低，则导体的影响变小。因为源电极与半导体的结或者漏电极与半导体的结优选电流容易流过，所以选择导体材料以成为欧姆接触。例如，采用钛或氮化钛等。当电极与半导体的结为欧姆接触时， 有所得到的MISFET的特性稳定且合格品率提高的优点。另外，作为栅电极的材料，选择具有排除半导体的电子的作用的材料。例如，采用钨或钼等。或者，也可以采用氧化钼等的导电氧化物。几种导电氧化物的功函数为5电子伏特以上。这样的材料有时有导电性差的问题，因此通过与导电性好的材料的叠层来使用即可。另外，也可以采用氮化铟、氮化锌等的导电氮化物。如上所述，说明了电子由于与导体的接触进入半导体层中。但是，例如，当如图IA 的功率MISFET那样与漂移区相当的区域的宽度XSlym时，在源电极与漏电极之间没有电位差的情况下，该部分的电子浓度被估计为IXlO16cnT3左右。该数值相当于与图IOA和 IOB所示的漂移区503的施主浓度相同或更高的程度。当然，在截止状态下，该程度的厚度的区域容易耗尽化，并利用该耗尽的部分吸收施加到漏电极与栅电极的电压。图9A至9C示意性地示出图IB所示的功率MISFET的电子态。图9A表示当栅电极102a、背栅电极102b、源电极103a、漏电极10 处于等电位的状态时的半导体层101中的电子态。电子从源电极103a、漏电极10 流入半导体层101，并在各电极附近形成电子浓度高的区域110a、110b。另外，当将功函数大的材料用于栅电极102a、背栅电极102b时，排除电子的作用起作用，因此，栅电极102a、背栅电极102b附近的电子浓度非常小。由于源电极103a附近的半导体层101较薄且与栅电极10 、背栅电极102b接近，所以电子浓度高的区域IlOa较窄。另一方面，由于漏电极10 附近的半导体层101较厚且与栅电极102a、背栅电极 102b远离，所以电子浓度高的区域IlOb较大。为了降低导通电阻，优选的是，漏电极10 附近的电子浓度高的区域IlOb大，且该部分的电子浓度高。为此，优选使用功函数低的材料作为漏电极10 的材料。另一方面，对源电极103a而言，其附近的电子浓度高的区域IlOa过于扩大且其电子浓度高的状态特别会成为降低截止状态下的耐压的原因。因此，作为源电极103a的材料，优选使用其功函数比漏电极10 的材料大的材料。在该状态下，如图9B所示，若在源电极103a与漏电极10 之间串联连接负载R， 并在源电极103a与负载R之间施加高的正电压(100V以上且耐压以下)，则漏电极10 附近的电子被漏电极10 吸收，电子浓度高的区域IlOb消失。另一方面，源电极103a附近的电子浓度高的区域IlOa被漏电极10 的高的正电位吸引而向漏电极10 —侧扩大，但是，由于被栅电极10 及背栅电极102b阻挡，所以其尺寸几乎不变。因此，源电极103a与漏电极10 之间几乎没有电流流动，并且施加到电路的电压几乎都在漏电极10 与栅电极10 之间被吸收。如果该部分的半导体层IOlb和栅极绝缘膜10 能够承受该电压，则电路及MISFET不会被破坏。如果半导体层IOlb的厚度设计成能够承受该电压，则即使在栅极绝缘膜10 为IOOnm以下的情况下也不会被破坏。在如果栅电极10 及102b的功函数并不足够大的情况下，源电极103a附近的电子浓度高的区域IlOa向漏电极10 —侧扩大，由此，多少有些电子从源电极103a向漏电极10 流动。在此情况下，有高电压施加到栅极绝缘膜10 从而元件被破坏的担忧。因此，栅电极10 和背栅电极102b的功函数的数值很重要。尤其是，背栅电极102b在阻挡从源电极103a向漏电极10 的电子流动的方面有效。栅电极10 优选与源电极重叠，但背栅电极102b不需要与源电极重叠。但是，如果背栅电极102b的电位与栅电极10 的电位同步，则背栅电极102b与源电极103a重叠会降低导通电阻。另外，在硅半导体中，利用源极50 与沟道区之间的逆方向的PN结来获得同样的作用。在氧化物半导体中不能利用PN结，由此将功函数大的材料用作栅电极10 及背栅电极102b即可。另外，在截止状态下，优选将栅电极中的任一个或两者设定为比源电极103a 的电位低1伏特以上的状态。接着，如图9C对栅电极102a (有时也对背栅电极102b)施加正电位，以使MISFET 导通。在图9C中，也对背栅电极102b施加与栅电极10 相同的电位。其结果，在半导体层101形成沟道，半导体层101整体的电子浓度增高。应该注目的是，电子浓度高的区域扩展到漏电极10 附近。这是因为如下缘故 源电极103a与漏电极10 之间的电阻降低，并且其间的电压降低，由此，电子从漏电极 103b流入半导体层101 (特别是半导体层IOlb)。由于这样的电子浓度高的区域的存在，导通电阻降低。根据如上考察可以明显看出，图IA和IB所示的MISFET具有充分的耐压。并且， 由于与漂移区相当的部分的宽度为硅半导体的1/10，能够降低导通电阻。另外，虽然担心氧化物半导体的电场效应迁移率较小，为硅半导体的1/100左右，但是在现有的硅半导体中， 与漂移区相当的部分的电阻占据功率MISFET的导通电阻的大多部分，因此其影响很小。当然，即使电场效应迁移率高也没有造成不良影响。据估算，在图IB类型的MISFET中，沟道长度1 μ m、栅极绝缘膜的厚度25nm(换算为氧化硅)、电场效应迁移率10cm2/VS、阈值+IV，该MISFET的导通电阻(栅极电压10V，漏极电压3V)为每Im沟道宽度0. 1Ω。另一方面，当将漂移区的宽度X设定为耐压300V时所需的1 μ m,并将漏电极10 的宽度d2设定为3 μ m时，该部分的导通时的电阻为每Im沟道宽度0. 5Ω。由此，沟道宽度为5m的功率MISFET的导通电阻为0. 12 Ω。在图IB类型的 MISFET中，沟道宽度5m的MISFET能够完全形成在5mm见方的芯片上。另外，在上述考察中，半导体层101 (包括半导体层101a、半导体层IOlb)为I型而进行说明。为了获得充分的截止电阻，MISFET的半导体层101中的沟道部分需要为I型， 但是，与漂移区相当的部分不必为I型，也可以包含载流子，该载流子源自根据所需要的耐压而决定的载流子浓度的上限以下的施主(或受主)。例如，在图IB的半导体层IOlb的厚度为Ιμπι，耐压为300V的情况下，也可以包含IXlO17cnT3以下的源自施主的载流子。如实施方式所说明的，通过不同的工序制造半导体层IOlb和半导体层101a，因此，也可以使半导体层IOla具有I型，使半导体层IOlb具有
弱N型。所使用的氧化物半导体优选至少包含铟(In)或锌(Zn)。特别优选包含h及Zn。 另外，优选的是，作为用来减少使用该氧化物的MISFET的电特性不均勻的稳定剂，除了上述以外，还包含镓(Ga)。另外，作为稳定剂，优选包含锡(Sn)。另外，作为稳定剂，优选包含铪(Hf)。另外，作为稳定剂，优选包含铝(Al)。另外，作为其他稳定剂，也可以包含镧系元素的镧(La)、铈(Ce)、镨(ft·)、钕(Nd)、 钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)JI (Yb)以及镥(Lu) 中的任何一种或多种。例如，作为氧化物半导体能够使用氧化铟、氧化锡、氧化锌，二元类金属氧化物如In-Si类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、 In-Mg氧类化物、In-Ga类氧化物，三元类金属氧化物如h-Ga-Si类氧化物、In-Al-Si类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、 In-Hf-Zn类氧化物、In-La-Si类氧化物、In-Ce-Si类氧化物、In-Pr-Si类氧化物、In-Nd-Si 类氧化物、h-sm-ai类氧化物、h-Eu-ai类氧化物、h-Gd-ai类氧化物、h-Tb-ai类氧化物、h-Dy-Si类氧化物、h-Ho-Si类氧化物、h-Er-Si类氧化物、M-Tm-Si类氧化物、 In-Yb-Zn类氧化物、In-Lu-Si类氧化物，以及四元类金属氧化物如In-Sn-Ga-Si类氧化物、 In-Hf-Ga-Zn 类氧化物、In-Al-Ga-Zn 类氧化物、In-Sn-Al-Zn 类氧化物、In-Sn-Hf-Zn 类氧化物、In-Hf-Al-Zn类氧化物。此外，在此例如“In-Ga-Si类氧化物”是指以h、Ga以及Si为主要成分的氧化物， 对In、fei以及Si的比率没有限制。此外，也可以包含In、( 及Si以外的金属元素。另外，可以使用由InMO3 (ZnO)ffl(m > 0，且m不是整数)表示的材料作为氧化物半导体。在此，M表示选自fei、Fe、Mn及Co中的一种金属元素或多种金属元素。另外，作为氧化物半导体，也可以使用由In2SnO5 (ZnO)n (η >0，且η是整数)表示的材料。例如，能够使用其原子数比为In Ga Zn = 1 1 1 ( = 1/3 1/3 1/3)或 In Ga Zn = 2 2 1 ( = 2/5 2/5 1/5)的h-Ga-Si类氧化物或该组成附近的氧化物。或者，可以使用其原子数比为h Sn Zn = 1 1 1 ( = 1/3 1/3 1/3)、 In Sn Zn = 2 1 3( = 1/3 1/6 1/2)或 In Sn Zn = 2 1 5(= 1/4 1/8 5/8))的h-Sn-Si类氧化物或该组成附近的氧化物。
但是，所公开的发明不局限于此，可以根据所需要的半导体特性(迁移率、阈值、 不均勻等)而使用适当的组成的氧化物。另外，优选采用适当的载流子浓度或杂质浓度、缺陷密度、金属元素及氧的原子数比、原子间结合距离以及密度等，以得到所需要的半导体特性。例如，In-Sn-Zn类氧化物比较容易得到高迁移率。但是，即使是h-Ga-Si类氧化物，也可以通过降低块体内缺陷密度而提高迁移率。此夕卜，例如h、Ga、&i的原子数比为In Ga Zn = a b c (a+b+c = 1)的氧化物的组成，在原子数比为h Ga Zn = A B C(A+B+C = 1)的氧化物的组成的近旁是指a、b、c满足(a-A)2+(b-B)2+(c-C)2彡r2，r例如可以为0.05。其他氧化物也是同样的。氧化物半导体既可为单晶，又可为非单晶。在氧化物半导体为非单晶的情况下，既可为非晶，又可为多晶。另外，既可为在非晶中包含具有结晶性的部分的结构，又可为不是非晶的结构。因为处于非晶状态的氧化物半导体能够比较容易得到平坦的表面，所以能够使用该氧化物半导体降低在制造MISFET时的界面散射，能够比较容易得到比较高的迁移率。另外，具有结晶性的氧化物半导体能够进一步降低块体内缺陷，如果提高表面的平坦性，则能够得到非晶状态的氧化物半导体的迁移率以上的迁移率。为了提高表面的平坦性，优选在平坦的表面上形成氧化物半导体，具体地说，可以在平均面粗糙度(Ra)为Inm 以下，优选为0. 3nm以下，更优选为0. Inm以下的表面上形成氧化物半导体。此外，Ra是将JIS B0601中定义的中心线平均粗糙度扩大为三维以使其能够应用于面，可以将它表示为“将从基准面到指定面的偏差的绝对值平均而得的值”。能够利用原 力Hit· (AFM =Atomic Force Microscope) ifiit Ra。根据上述说明明显看出，本发明的功率MISFET具有充分的耐压和低电阻。尤其是，本发明的功率MISFET与公知的硅半导体的功率MISFET不同，不需要形成低浓度的施主区域。因此，可以缩短制造工序。此外，虽然在最简单的假设中，作为导体的功函数可以使用根据与半导体的界面决定的值，但是实际上，在很多情况下在界面中因化学反应而生成半导体与导体的化合物或者在界面上电荷或异种元素被捕捉，从而呈现复杂的物性。另外，例如，当在半导体层上层叠有厚度数nm以下的极薄的第一导体层和与其重叠的具有一定程度的厚度的第二导体层时，第一导体层的功函数的影响大幅度地降低。在栅电极也是同样的情况。因此，当适用本发明时，也可以以使离界面5nm的部分中的各种材料的值满足在本发明中优选的条件的方式进行设计。在作为载流子实质上只可使用电子和空穴中的一方的半导体材料中，本发明的效果明显。换言之，在电子和空穴中的一方的迁移率是lcm7Vs以上，而另一方的迁移率是 0. OlcmVVs以下，或者作为载流子的另一方不存在，或者一方的有效质量是另一方的100倍以上等的情况下，本发明可以得到理想的结果。
图IA和IB是表示本发明的功率MISFET的例子的图。
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图2是表示本发明的功率MISFET的例子的图。图3是表示本发明的功率MISFET的例子的图。图4是表示本发明的功率MISFET的例子的图。图5A至5D是表示本发明的功率MISFET的制造工序的图。图6A至6E是表示本发明的功率MISFET的制造工序的图。图7A至7D是表示本发明的功率MISFET的制造工序的图。图8是表示本发明的功率MISFET的电路的图。图9A至9C是表示本发明的功率MISFET的电子态的例子的图。图IOA和IOB是表示现有的功率MISFET的例子及工作的图。附图标记说明101半导体层；IOla半导体层；IOlb半导体层；102a栅电极；102b背栅电极； 103a源电极；103b漏电极；104a栅极绝缘膜；104b背栅极绝缘膜；IlOa电子浓度高的区域；IlOb电子浓度高的区域；201 N型单晶硅衬底；202 P型区；203热氧化膜；204第一半导体层；205背栅极绝缘膜；206第一开口部；207第二半导体层；208第二开口部；209 第三开口部；210高功函数材料的膜；211a源电极；211b背栅电极；211c漏电极；211d 连接电极；301 N型单晶硅衬底；302 P型区；303热氧化膜；304第一半导体层；305阻挡层；306a浅沟槽；306b浅沟槽；307绝缘体；307a埋入绝缘体；307b埋入绝缘体；308第二半导体层；309背栅极绝缘膜；310a连接电极；310b源电极；310c漏电极；311a背栅电极；311b连接电极；401 N型单晶硅衬底；402 P型区；403热氧化膜；404第二半导体层；405a第一半导体层；405b第一半导体层；406a第一电极；406b第二电极；406c第三电极；407背栅极绝缘膜；408a 二极管的栅电极；408b背栅电极；409 二极管；410功率 MISFET ；411栅极保护二极管列；501衬底；502a源极；502b漏极；503漂移区；504栅电极；505a源电极；505b漏电极；506绝缘体；507 P型区。
具体实施例方式以下，参照附图对实施方式进行说明。但是，实施方式可以以多个不同形式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，实施方式不应该被解释为仅限定在本实施方式所记载的内容中。此外，在以下所说明的结构中，在不同附图之间共同使用同一附图标记表示同一部分或具有同样功能的部分，省略同一部分或具有同样功能的部分的详细说明。实施方式1在本实施方式中，使用图5A至5D对图IB所示的功率MISFET的制造方法进行说明。首先，如图5A所示，在N型单晶硅衬底201的表面上形成热氧化膜203。热氧化膜203 被用作栅极绝缘膜。其厚度设为20nm至IOOnm即可。然后，在N型单晶硅衬底201中扩散 P型杂质，来形成P型区202。将P型区的杂质浓度设定为2X 102°cm_3至5 X 1021cm_3并使其成为简并的P型半导体即可。另外，也可以在形成热氧化膜203之前形成P型区202。并且，形成厚度为IOnm至50nm的氧化物半导体膜。作为氧化物半导体，可以利用各种各样的材料。例如，通过使用包括相等分量的铟和锌的氧化物陶瓷作为靶材的溅射法来形成氧化物半导体即可。铟和锌的比率不局限于此，实施者能够根据目的特性而适当地设定。而且，通过对氧化物半导体膜进行选择性的蚀刻，形成第一半导体层204。然后，通过溅射法、PCVD法等利用氧化硅、氧氮化硅、氧化铝、氮化铝、氧化铪、氧化镧、氧化钇等的材料形成厚度为20nm至IOOnm的背栅极绝缘膜205。在背栅极绝缘膜205 与第一半导体层204重叠的部分的一部分中形成第一开口部206(参照图5B)。另外，可以在形成第一半导体层204后，或者在形成背栅极绝缘膜205后，或者在上述两个时机，进行适当的热处理。这是为了降低第一半导体层204中的氢浓度和氧缺陷， 若有可能，在形成第一半导体层204之后立即进行该热处理即可。接着，通过溅射法形成厚度为0. 5 μ m至5 μ m的氧化物半导体膜。可以考虑所制造的功率MISFET的耐压性决定其厚度。另外，在本实施方式中，此时形成的氧化物半导体膜的组成与第一半导体层204的组成相同。接着，选择性地蚀刻该半导体膜，形成第二半导体层207。在蚀刻时，将背栅极绝缘膜205用作蚀刻阻止层，能够防止第一半导体层204被蚀刻。而且，对背栅极绝缘膜205和 /或热氧化膜203进行选择性的蚀刻，形成第二开口部208和第三开口部209。然后，通过溅射法等形成厚度为IOnm至50nm的钼、氧化钼、氮化铟、氮化锌等的功函数大的材料的薄膜，并对该薄膜进行选择性的蚀刻，来形成高功函数材料的膜210(参照图 5C)。并且，然后，通过溅射法等形成厚度为30nm至300nm的钛、氮化钛等功函数小的材料的膜，进而在其上沉积厚度为300nm至10 μ m的铝膜，对这些膜进行选择性的蚀刻来形成源电极211a、背栅电极211b、漏电极211c、连接电极211d(参照图5D)。通过上述工序制造功率MISFET。在本实施方式中，通过利用由功函数为5. 2电子伏特的P型简并硅构成的P型区202作为栅电极，能够特别提高在截止状态下施加高电压时的源电极211a与漏电极211c之间的绝缘性。实施方式2在本实施方式中，使用图6A至6E对功率MISFET的制造方法进行说明。首先，如图6A所示，在离N型单晶硅衬底301的表面深度100 μ m以上的部分扩散P型杂质，来形成 P型区302。将P型区的杂质浓度设定为2X 102°Cm_3至5X IO21cnT3并使其成为简并的P型半导体即可。P型区被用作MISFET的栅电极。此外，当利用掺杂有高浓度P型杂质的P型单晶衬底代替N型单晶硅衬底301时， 不需要进行上述操作。然后，在表面形成热氧化膜303。热氧化膜303被用作栅极绝缘膜。其厚度设为 20nm至IOOnm即可。然后，通过实施方式1所示的方法，形成厚度为IOnm至50nm的包含铟和锌的氧化物半导体膜。进而，在其上形成厚度为5nm至20nm的氮化硅膜。上述成膜处理优选在氧化物半导体膜的表面不暴露于大气的状态下进行。换言之，优选采用如下结构氧化物半导体膜的成膜装置与氮化硅膜的成膜装置连接在一起，即使在形成氧化物半导体膜之后不将衬底取出到大气中，也能够继而进行氮化硅膜的形成； 或者，能够在同一成膜室内进行氧化物半导体膜的成膜和氮化硅膜的成膜。通过这样，能够防止因氧化物半导体膜的表面与大气接触导致氧化物半导体膜吸收水或水蒸气。接着，对这些膜进行选择性的蚀刻，形成第一半导体层304及阻挡层305(参照图6A)。接着，以阻挡层305为掩模对热氧化膜303及P型区302进行选择性的蚀刻，来形成深度为1 μ m至50 μ m的浅沟槽(Shallow Trench) 306a、306b (参照图6B)。在该蚀刻后， 也可以对被蚀刻的表面进行热氧化。接着，通过公知的PCVD法等台阶差覆盖性优良的成膜方法，形成氧化硅或氧氮化硅等的绝缘体307 (参照图6C)。接着，利用化学机械抛光(CMP)法等表面平坦化技术对绝缘体307进行抛光。该工序可以利用阻挡层305作为阻止层而进行。在工序结束后，利用干蚀刻法等去除阻挡层 305。通过这样，形成埋入绝缘体307a及307b (参照图6D)。接着，通过溅射法形成厚度为0. 5 μ m至5 μ m的以氧化锌为主要成分的氧化物半导体膜。考虑所制造的功率MISFET的耐压决定该厚度即可。接着，选择性地蚀刻该半导体膜，形成第二半导体层308。如果采用仅对氧化锌选择性地进行蚀刻的方法，则能够形成第二半导体层308而几乎不蚀刻第一半导体层304。另外，由于第一半导体层304和第二半导体层308包括不同的材料，所以也可以物性不同。例如，可以使第一半导体层304具有I型，并使第二半导体层308具有弱N型(源自施主的载流子浓度为IXlO16cnT3以上IXlO17Cm-3以下)。接着，在埋入绝缘体307a形成到达P型区302的接触孔。然后，通过溅射法等沉积由钛、氮化钛等的功函数小的材料的膜与铝膜构成的多层膜，并对该多层膜进行选择性的蚀刻，来形成连接电极310a、源电极3 IOb、漏电极3 IOc。另外，在图6E中示出在埋入绝缘体307b上有从漏电极310c延伸的布线。接着，与实施方式1同样，形成背栅极绝缘膜309，并在埋入绝缘体307b上的从漏电极310c延伸的布线部分形成接触孔。然后，通过溅射法等形成由厚度为IOnm至50nm 的钼、氧化钼、氮化铟、氮化锌等功函数大的材料的膜与铝膜的多层膜，对该多层膜进行选择性的蚀刻，来形成背栅电极311a及连接电极311b (参照图6E)。通过上述工序制造功率 MISFET。实施方式3在本实施方式中，使用图7A至图7D以及图8对功率MISFET的制造方法进行说明。 首先，如图7A所示，在N型单晶硅衬底401的表面形成热氧化膜403。热氧化膜403被用作栅极绝缘膜。其厚度为20nm至IOOnm即可。然后，在N型单晶硅衬底401中扩散P型杂质，来形成P型区402。将P型区的杂质浓度设定为2X 102°cm_3至5X IO21CnT3并使其成为简并的P型半导体即可。另外，也可以在形成热氧化膜403之前形成P型区402。接着，通过溅射法形成厚度为0. 5 μ m至5 μ m的含有铟和锌的氧化物半导体膜。考虑所制造的功率MISFET的耐压性决定该厚度即可。接着，选择性地蚀刻该半导体膜，形成第二半导体层404(参照图7A)。接着，形成厚度为IOnm至50nm的含有铟和锌的氧化物半导体膜。并且，对该氧化物半导体膜进行选择性的蚀刻形成第一半导体层40 及40 (参照图7B)。进而，然后，通过溅射法等形成厚度为30nm至300nm的由钛、氮化钛等的功函数小的材料的膜与厚度为300nm至10 μ m的铝膜构成的多层膜，并对该多层膜进行选择性的蚀刻，来形成第一电极406a、第二电极406b、第三电极406c (参照图7C)。第一电极406a被用作二极管的漏电极，第二电极406b被用作二极管的源电极及 MISFET的源电极，第三电极406c被用作MISFET的漏电极。然后，通过溅射法、PCVD法等利用氧化硅、氧氮化硅、氧化铝、氮化铝、氧化铪、氧化镧、氧化钇等的材料形成厚度为20nm至IOOnm的背栅极绝缘膜407。在第一电极406a上的背栅极绝缘膜407形成开口部。然后，通过溅射法等形成由厚度为IOnm至50nm的钼、氧化钼、氮化铟、氮化锌等功函数大的材料的膜与铝膜的多层膜，对该多层膜进行选择性的蚀刻，来形成二极管的栅电极408a及背栅电极40 (参照图7D)。如图7D所示，第一半导体层40 与第一电极406a及二极管的栅电极408a彼此接触，而构成二极管409。二极管409的正向是从第一电极406a向第二电极406b的方向。如图8所示的电路图，通过将多个这样的二极管设置在栅电极与第二电极406b之间，可以形成栅极保护二极管列411。通过设置该电路，在功率MISFET 410的栅极被施加规定以上的高电压时，能够防止功率MISFET 410被破坏。
权利要求
1.一种功率绝缘栅型场效应晶体管，包括 栅电极；在所述栅电极上方的氧化物半导体层，该氧化物半导体层包括第一部分和第二部分； 源电极及漏电极中的一个，在所述第二部分上；以及源电极及漏电极中的另一个，在所述第一部分上， 其中所述第一部分的厚度大于所述第二部分的厚度；并且所述第一部分的厚度为0. 5 μ m至5 μ m。
2.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层置于所述栅电极与背栅电极之间。
3.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层中的源自施主或受主的载流子浓度为IXlO12cnT3以下。
4.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层中的氢浓度为IXlO18cnT3以下。
5.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的一个的与所述氧化物半导体层接触的部分的功函数以及所述源电极及漏电极中的另一个的与所述氧化物半导体层接触的部分的功函数的每一个均小于所述氧化物半导体层的电子亲和力与0. 3eV之和。
6.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的一个的功函数高于所述源电极及漏电极中的另一个的功函数。
7.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中，所述氧化物半导体层与所述源电极及漏电极中的一个之间的结是欧姆接触，并且其中，所述氧化物半导体层与所述源电极及漏电极中的另一个之间的结是欧姆接触。
8.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述栅电极的与栅极绝缘膜接触的部分的功函数大于所述氧化物半导体层的电子亲和力与0. 6eV之和。
9.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述第一部分的厚度为 IOnm 至 lOOnm。
10.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的另一个的宽度为2 μ m至10 μ m。
11.根据权利要求2所述的功率绝缘栅型场效应晶体管，其中所述背栅电极与所述源电极及漏电极中的另一个之间的间隔为0. 3 μ m至2 μ m。
12.根据权利要求1所述的功率绝缘栅型场效应晶体管，其中在300V的耐压下所述功率绝缘栅型场效应晶体管的导通电阻为0. 8 Ω以下。
13.根据权利要求1所述的功率绝缘栅型场效应晶体管，还包括在所述源电极及漏电极中的一个与所述源电极及漏电极中的另一个之间串联电连接的100V以上的电源及负载。
14.根据权利要求1所述的功率绝缘栅型场效应晶体管， 其中，所述源电极及漏电极中的一个是源电极，并且其中，所述源电极及漏电极中的另一个是漏电极。
15.一种功率绝缘栅型场效应晶体管，包括 栅电极；在所述栅电极上方的氧化物半导体层； 在所述氧化物半导体层上的源电极及漏电极中的一个；以及在所述氧化物半导体层上的源电极及漏电极中的另一个， 其中所述源电极及漏电极中的一个与所述栅电极的一部分重叠； 所述源电极及漏电极中的另一个不与所述栅电极重叠；所述氧化物半导体层具有位于所述栅电极与所述源电极及漏电极中的另一个之间的区域，该区域不与所述栅电极以及所述源电极及漏电极中的另一个重叠；并且所述区域的长度为0. 5 μ m至5 μ m。
16.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层置于所述栅电极与背栅电极之间。
17.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层中的源自施主或受主的载流子浓度为IXlO12cnT3以下。
18.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层中的氢浓度为lX1018cm_3以下。
19.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的一个的与所述氧化物半导体层接触的部分的功函数以及所述源电极及漏电极中的另一个的与所述氧化物半导体层接触的部分的功函数的每一个均小于所述氧化物半导体层的电子亲和力与0. 3eV之和。
20.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的一个的功函数高于所述源电极及漏电极中的另一个的功函数。
21.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中，所述氧化物半导体层与所述源电极及漏电极中的一个之间的结是欧姆接触， 并且，所述氧化物半导体层与所述源电极及漏电极中的另一个之间的结是欧姆接触。
22.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述栅电极的与栅极绝缘膜接触的部分的功函数大于所述氧化物半导体层的电子亲和力与0. 6eV之和。
23.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层的厚度为IOnm至lOOnm。
24.根据权利要求15所述的功率绝缘栅型场效应晶体管，其中在300V的耐压下所述功率绝缘栅型场效应晶体管的导通电阻为0. 8 Ω以下。
25.根据权利要求15所述的功率绝缘栅型场效应晶体管，还包括在所述源电极及漏电极中的一个与所述源电极及漏电极中的另一个之间串联电连接的100V以上的电源及负载。
26.根据权利要求15所述的功率绝缘栅型场效应晶体管， 其中，所述源电极及漏电极中的一个是源电极，并且其中，所述源电极及漏电极中的另一个是漏电极。
27.—种功率绝缘栅型场效应晶体管，包括 栅电极；在所述栅电极上方的氧化物半导体层，该氧化物半导体层包括第一部分和第二部分；以及源电极及漏电极中的一个，在所述第一部分上， 其中所述第二部分包括沟道区；所述第一部分的厚度大于所述第二部分的厚度；并且所述第一部分的厚度为0. 5 μ m至5 μ m。
28.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层置于所述栅电极与背栅电极之间。
29.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层中的源自施主或受主的载流子浓度为IXlO12cnT3以下。
30.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述氧化物半导体层中的氢浓度为lX1018cm_3以下。
31.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的一个的与所述氧化物半导体层接触的部分的功函数以及所述源电极及漏电极中的另一个的与所述氧化物半导体层接触的部分的功函数的每一个均小于所述氧化物半导体层的电子亲和力与0. 3eV之和。
32.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的另一个的功函数高于所述源电极及漏电极中的一个的功函数。
33.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中，所述氧化物半导体层与所述源电极及漏电极中的一个之间的结是欧姆接触，并且其中，所述氧化物半导体层与所述源电极及漏电极中的另一个之间的结是欧姆接触。
34.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述栅电极的与栅极绝缘膜接触的部分的功函数大于所述氧化物半导体层的电子亲和力与0. 6eV之和。
35.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述第一部分的厚度为 IOnm 至 lOOnm。
36.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中所述源电极及漏电极中的一个的宽度为2 μ m至10 μ m。
37.根据权利要求观所述的功率绝缘栅型场效应晶体管，其中所述背栅电极与所述源电极及漏电极中的一个之间的间隔为0. 3 μ m至2 μ m。
38.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中在300V的耐压下所述功率绝缘栅型场效应晶体管的导通电阻为0. 8 Ω以下。
39.根据权利要求27所述的功率绝缘栅型场效应晶体管，还包括在所述源电极及漏电极中的一个与所述源电极及漏电极中的另一个之间串联电连接的100V以上的电源及负载。
40.根据权利要求27所述的功率绝缘栅型场效应晶体管，其中，所述源电极及漏电极中的一个是漏电极。
全文摘要
本发明公开一种功率绝缘栅型场效应晶体管，提供一种使用氧化物半导体的功率MISFET。夹着半导体层(101)而形成栅电极(102a)与源电极(103a)及漏电极(103b)，并且在半导体层中的栅电极(102a)与漏电极(103b)之间设置这些电极彼此不重叠的区域。该区域的长度为0.5μm至5μm。在这种功率MISFET的漏电极与源电极之间串联连接100V以上的电源及负载，并对栅电极(102a)输入控制用信号而使用。
文档编号H01L29/786GK102412305SQ20111030368
公开日2012年4月11日 申请日期2011年9月22日 优先权日2010年9月22日
发明者竹村保彦 申请人:株式会社半导体能源研究所