专利名称：一种采用两次外延锑埋层技术的双极型器件制作工艺的制作方法
技术领域：
本发明是一种在半导体元器件制作工艺中采用两次外延及锑埋层技术的工艺方法，属于半导体制作技术领域。
背景技术：
随着集成电路技术的发展，对于功率放大类集成电路的技术要求越来越高，希望能在尽可能小的芯片上输出尽可能大的功率。为此，功放类集成电路的输出级设计就显的尤为关键。目前功放电路使用较多的输出级结构如图1所示，图中Tl，T2复合而成的PNP 型管与NPN型管T3构成互补形式输出。当输入信号为正半周时，T1，T2导通，Τ3截止，输出管饱和压降取决于Tl管饱和压降+Τ2管Vbe ；当输入信号为负半周时，Tl，Τ2截止，Τ3导通，饱和压降取决于Τ3管饱和压降。众所周知，器件饱和压降越小，电路输出功率越大。由此可见，以上电路的输出功率主要受制于Tl管饱和压降和Τ3管饱和压降。且Tl管一般为横向PNP管，饱和压降尤其较大。而减小NPN管Τ3饱和压降的常规方法，一般是采用加一次锑埋层及磷桥的方法。当悬浮PNP管的技术出现后，悬浮PNP管饱和压降就可以做的很小，且电流能力较强，因此悬浮PNP管可以直接用作输出管取代上图中的Tl，Τ2管，如图2所示，这样既可以降低输出级饱和压降，提高电路输出功率，又可以减小芯片面积，降低成本。目前国外及国内只有少数几个厂家掌握悬浮PNP管工艺，并且均采用一次外延技术，该技术中锑埋浓度不能做的较淡，否则悬浮PNP管集电极与衬底容易漏电失效；而锑埋浓度做浓的后果会补偿较多的硼埋(即悬浮PNP管集电极)浓度，这样就限制了悬浮PNP管饱和压降进一步减小，影响了电路输出功率的进一步提高。常规工艺采用一次外延的N型埋层，工艺流程如图3所示，在这个工艺平台下， 最终形成的NPN管和悬浮PNP管纵向结构如图5和图6所示，其基本单管参数如下ΝΡΝ β =100"250/Ic=lmA, BVceo=30^40V, BVcbo=50^60V, BVebo=7 7. 5V ；悬浮 PNP β =100^150/ Ic=ImA, BVceo=30"40V, BVcbo=45 50V，BVebo=18 20V。
发明内容
技术问题本发明的目的是为了减小NPN管和悬浮PNP管饱和压降，提高电路输出功率。采用两次外延锑埋层技术的双极型NPN管和悬浮PNP管的制作工艺，即在制作NPN 管和悬浮PNP管的工艺中采用两次外延及锑埋层技术。NPN管采用两次外延两次锑埋层，锑埋浓度较浓，饱和压降较小。悬浮PNP管采用两次外延及一次锑埋层两次硼埋层，这样，硼埋浓度较浓，悬浮PNP管饱和压降较小。技术方案从芯片面积上来说，采用两次外延锑埋层技术与常规采用一次外延技术芯片面积大小相同，不需额外增加芯片面积，仅工艺过程有所不同。本发明一种采用两次外延锑埋层技术的双极型器件制作工艺，采用两次外延锑埋层工艺制作悬浮PNP管和NPN管的材料片为P型<100>晶向，电阻率为8 20 Ω ^m,工艺流程如图4所示，工艺步骤如下
1.锑埋一注入，退火
2.硼埋一注入，退火
3.外延一
4.锑埋二注入，退火
5.硼埋二注入，退火
6.外延二
7.N阱注入，退火
8.磷桥扩散
9.隔离扩散
10.低硼、基区、浓硼注入，退火
11.发射区注入，退火
12.接触孔刻蚀
13.金属一溅射，刻蚀
14.通孔刻蚀
15.金属二溅射，刻蚀
16.压点刻蚀
在这个工艺平台下，最终形成的NPN管和悬浮PNP管纵向结构分别如图7和图8 所示，基本单管参数如下NPN 管 β =100"300/Ic=lmA, BVceo=35 45V，BVcbo=50^65V, BVebo=6 7. 5V ；悬浮 PNP 管 β=80 120/Ic=lmA，BVceo=35 45V，BVcbo=46 55V， BVebo=18"20Vo有益效果对于NPN管，通过比较(图5 )和(图7 )，我们可以看出，在采用常规外延工艺中，由于只有一次锑埋层，因此锑埋浓度较小，埋层体积较小，锑埋电阻较大。而在采用两次外延锑埋层工艺中，由于做了两次锑埋层，因而锑埋层浓度相对于常规外延增加了一倍，且埋层体积较大，因此锑埋电阻较小。而决定NPN管饱和压降的，主要是埋层电阻。埋层电阻越小，NPN管饱和压降也就越小。对于悬浮PNP管，通过比较(图6)和(图8)，我们可以看出，在采用常规外延工艺中，由于只能做一次硼埋，且硼埋与锑埋紧密接触，导致较多的硼埋被锑埋补偿掉；同时硼埋又不能做很浓，否则硼埋与衬底之间容易漏电，因此硼埋被补偿后剩余杂质较少，硼埋电阻较大。而在采用两次外延锑埋层工艺中，由于做了两次外延， 因此可以做两次硼埋。第一次硼埋与锑埋层接触，可以做淡；第二次硼埋远离锑埋层，可以做浓。这样硼埋浓度较浓，且体积较大，硼埋电阻较小。而决定悬浮PNP管饱和压降的，主要是硼埋浓度(硼埋一 +硼埋二)，硼埋浓度越浓，悬 浮PNP管集电极串联电阻越小，饱和压降也就越小。因此采用两次外延锑埋层技术的悬浮PNP管，其饱和压降肯定优于采用常规技术的悬浮PNP管。通过实验，比较了采用两次外延锑埋层技术工艺制作的NPN管、悬浮PNP管与采用常规工艺制作的NPN管、悬浮PNP管。发现在相同的NPN管面积下，两次外延锑埋层工艺比常规工艺管子饱和压降减少约30%。数据如下NPN管面积均为528*434 μ m2，采用常规外延工艺，其饱和压降为0. 36V/Ic=100mA ；采用两次外延锑埋层工艺，其饱和压降为0. 26V/ Ic=100mA。因此，达到相同的饱和压降，采用两次外延锑埋层工艺制作的NPN管，其面积可比采用常规技术缩小约30%。同时，在相同的悬浮PNP管面积下，两次外延锑埋层工艺比常规工艺管子饱和压降减少约25%。数据如下悬浮PNP管面积均为675*225 μ m2，采用常规外延工艺，其饱和压降为0. 29V/Ic=100mA ；采用两次外延锑埋层工艺，其饱和压降为0. 22V/ Ic=100mA。因此，达到相同的饱和压降，采用两次外延锑埋层工艺制作的悬浮PNP管，其面积可比采用常规技术缩小约25%，这在半导体集成电路产品成本压力日益增大的今天，无疑将产生极大的竞争力，从而有利于推动功率放大类集成电路不断向更高层次发展。
图1是常规功率放大电路输出级结构。图2是采用悬浮PNP管及NPN管输出级结构。图3是常规一次外延技术工艺流程。图4是采用两次外延锑埋层技术工艺流程。图5是常规外延工艺制作的NPN管纵向结构图。图6是常规外延工艺制作的悬浮PNP管纵向结构图。图7是采用两次外延锑埋层技术制作的NPN管纵向结构图。图8是采用两次外延锑埋层技术制作的悬浮PNP管纵向结构图。
具体实施例方式本发明工艺流程如图4所示，采用两次外延锑埋层工艺具体实施方式
如下
1.投料:P型，晶向<100>
2.氧化厚度6000A；
3.第一次锑埋层光刻、腐蚀刻出NPN管以及悬浮PNP管N型埋层区域窗口；
4.第一次锑埋层注入注入能量80KeV，注入剂量4E14；杂质为锑，将NPN管及悬浮PNP 管N型埋层区域注入锑杂质；
5.第一次锑埋层退火退火条件为1225°C250分钟N2+160分钟02 ；
6.第一次硼埋层光刻、注入注入区域为悬浮PNP管集电区，NPN管不注，注入能量 60KeV，注入剂量3E14，杂质为硼；
7.第一次硼埋层退火退火条件120(TC30分钟N2;
8.第一次外延层生长N型外延层，厚度6μ m，电阻率1. 5 Ω · cm；
9.第二次锑埋层光刻、注入注入区域为NPN管埋层区域，悬浮PNP管区域未注，注入能量60KeV,剂量2. 6E15，杂质为锑；
10.第二次锑埋层退火12000C300分钟N2+120分钟02 ；
11.第二次硼埋层光刻、注入注入区域为悬浮PNP管集电区，NPN管区域未注，注入能量60KeV，剂量为2. 0E15,杂质为硼；第二次硼埋层与第一次硼埋层共同形成了悬浮PNP管集电极；
12.第二次硼埋层退火1200°C60分钟N2 ；
13.第二次外延层生长N型外延，厚度8μ m，电阻率3. 0 Ω · cm；
14.N型阱区光刻、注入注入区域为悬浮PNP管基极，注入能量为80KeV，剂量为 1. 8E13，杂质为磷，此注入形成悬浮PNP管基区；15.N型阱区退火1060°C 60分钟N2;
16.N型磷桥扩散磷桥预扩为1050°C 12分钟N2/02+60分钟磷源+10分钟N2/02， 磷桥再扩为1150°C 5分钟02+50分钟H2/02+5分钟02，扩散区域为NPN管集电区，悬浮PNP
管未做；
17.P型隔离墙扩散隔离墙预扩为800°C 10分钟N2/02+30分钟硼源+10分钟N2/02， 隔离墙再扩为1225°C 120分钟N2/02，扩散区域为隔离墙以及悬浮PNP管集电区，NPN管未注。其目的是将悬浮PNP管集电区引至硅片上表面，再通过铝引线从上表面引出；
18.P型低硼、基区注入注入区域为低硼电阻区、基区电阻区及NPN管基区、悬浮PNP 管发射区，杂质为硼，此注入形成电阻，NPN管基区，悬浮PNP管发射区；
19.P型浓硼注入注入区域为NPN管基区、悬浮PNP管发射区、集电区的欧姆接触区， 以及横向PNP管发射区、集电区，注入能量为80KeV，剂量为2. 0E15，杂质为硼，此注入形成 NPN管基区接触、悬浮PNP管发射区以及集电区欧姆接触区；
20.基区退火1160°C30分钟N2;
21.N型发射区注入注入区域为悬浮PNP管基极欧姆接触区，以及NPN管发射区、集电区欧姆接触区，注入能量80KeV，剂量为1. 5E16，杂质为磷，此注入形成悬浮PNP管基极欧姆接触区及NPN管发射区、集电区欧姆接触；
22^型发射区退火10801 25分钟N2;
23.接触孔光刻、腐蚀采用干法+湿法的方法刻蚀，以形成良好的表面状态；
24.第一次金属层溅射=LOymAl-Si ；
25.金属层间介质淀积18000A Si02 ；
26.介质层通孔光刻、刻蚀刻出第一次金属与第二次金属之间连接的通孔区域；
27.第二次金属层溅射3.5 μ m Al-Si，厚铝，为提高电路能力及封装铜丝需要；
28.芯片压点光刻，刻蚀刻出电路压点区域。
权利要求
1. 一种采用两次外延锑埋层技术的双极型器件制作工艺，其特征在于该工艺具体如下投料采用P型基片，晶向为<100>;氧化厚度4000 A 8000 A ；第一次锑埋层光刻、 腐蚀在NPN管及悬浮PNP管N埋层部位刻出光刻窗口 ；第一次锑埋层注入在NPN管埋层部位及悬浮PNP管N埋部位注入锑，注入能量60 KeV IOOKeV,注入剂量2E14 6E14，杂质为锑；第一次锑埋层退火退火温度为1050°C 1250°C，先通250分钟氮气，再通160分钟氧气；第一次硼埋层光刻、注入在悬浮PNP管集电区部位注入硼，注入能量40 KeV 80KeV，注入剂量1E14 5E14，杂质为硼，NPN管不注；第一次硼埋层退火退火温度1050°C 1250°C，通入30分钟氮气；第一次外延在NPN管集电区及悬浮PNP管集电区部位外延，厚度5微米 7微米；第二次锑埋层光刻、注入注入部位为NPN管埋层区，悬浮PNP管部位未注；注入能量40KeV 80KeV，注入剂量1E15 4E15，杂质为锑；第二次锑埋层退火退火温度 1100°C 1250°C，先通300分钟氮气，再通120分钟氧气；第二次硼埋层光刻、注入注入部位为悬浮PNP管集电区，NPN管区域未注，注入能量50KeV 70KeV，注入剂量1E15 3E15，杂质为硼；第二次硼埋与第一次硼埋共同形成悬浮PNP管集电极；第二次硼埋层退火退火温度为1050°C 1250°C，通入60分钟氮气；第二次外延在NPN管集电区及悬浮PNP管集电区部位外延，厚度6微米 10微米；N 阱光刻、注入注入部位为悬浮PNP管基区，注入能量60KeV IOOKeV,注入剂量9E12 4E13，杂质为磷；N阱退火退火温度1000°C 1100°C，通入60分钟氮气；磷桥扩散扩散部位为NPN管集电区，悬浮PNP管部位未做；磷桥预扩1000°C 1100°C，先通12分钟氮气和氧气，接着通60分钟磷源，最后通10分钟氮气和氧气；磷桥再扩为1100°C 1200°C，先通5分钟氧气，接着通50分钟氢气和氧气，最后通5分钟氧气；隔离墙扩散扩散部位为悬浮PNP管集电区以及隔离墙，是将悬浮PNP管集电区引至圆片上表面，再通过铝引线从上表面引出；隔离预扩为600°C 1000°C，先通10分钟氮气和氧气，接着通30分钟硼源，最后通 10分钟氮气和氧气；隔离再扩为1100°C 1250°C，通入120分钟氮气和氧气；低硼、基区注入 注入部位为低硼电阻区、基区电阻区及NPN管基区，悬浮PNP管发射区；浓硼注入 注入部位为NPN管基区，悬浮PNP管发射区、集电区的欧姆接触区，以及横向PNP管发射区、 集电区；注入能量为60KeV IOOKeV,剂量为1E15 3E15，杂质为硼；基区退火退火温度 1060°C 1200°C，通入30分钟氮气；发射区注入注入部位为悬浮PNP管基极欧姆接触区， 以及NPN管发射区、集电区欧姆接触区，注入能量60KeV 100 KeV,剂量为8E15 3E16，杂质为磷；发射区退火退火温度1050°C 1100°C，通入25分钟氮气；接触孔光刻、腐蚀采用干法加湿法的方法刻蚀，以形成良好的表面状态；第一次金属溅射 溅射0. 8 1. 5 微米铝硅；金属层间介质淀积淀积10000 25000埃二氧化硅；通孔光刻、刻蚀 刻出一铝与二铝之间连接的通孔区域；第二次金属溅射溅射2 4微米铝硅，采用厚铝； 压点光刻，刻蚀刻出芯片压点区域。
全文摘要
本发明公布了一种采用两次外延锑埋层技术的双极型器件制作工艺，所述方法包括锑埋一注入，退火；硼埋一注入，退火；外延一；锑埋二注入，退火；硼埋二注入，退火；外延二；N阱注入，退火；磷桥扩散；隔离扩散；低硼、基区、浓硼注入，退火；发射区注入，退火；接触孔刻蚀；金属一溅射，刻蚀；通孔刻蚀；金属二溅射，刻蚀；压点刻蚀。本发明采用两次外延锑埋层技术的悬浮PNP管，其饱和压降优于采用常规技术的悬浮PNP管。
文档编号H01L21/331GK102315122SQ20111031968
公开日2012年1月11日 申请日期2011年10月20日 优先权日2011年10月20日
发明者朱伟民, 聂卫东, 邓晓军 申请人:无锡友达电子有限公司