专利名称：一种刻蚀第一金属层的方法
技术领域：
本发明涉及一种减小半导体集成电路填铜空洞缺陷的方法，尤其涉及一种刻蚀第一金属层(Metal 1)的方法，从而实现降低铜空洞缺陷。
背景技术：
集成电路指的是以半导体材料为基片，将至少有一个是有源元件的两个以上元件和部分或者全部互连线路集成在一个基片上，以执行某种功能的电子产品。随着半导体制造技术的飞速发展，集成电路的集成度越来越高，IC特征尺寸不断缩小，这也对集成电路的制备提出了更高的要求。
自从65nm技术开始，PMOS管等器件第一金属层(Metal 1)尺寸变小，再加上与接触孔相连后，同时还需要填入铜作为连通导线，此时便出现了许多大尺寸条件下未曾遇到的问题，如Metal 1刻蚀之后，经常会看到填铜的空洞缺陷出现。
目前已有专利技术公开了一些通过改善铜溅镀或铜电镀(ECP)工艺来降低填铜空洞缺陷的方法，如中国专利CN101871110A公开了一种电镀铜的方法，对铜ECP工艺进行了改善，能够减少填铜内部产生的空洞。但是在世界实施过程中，这些方法指标不治本，并不能从根本上解决填铜空洞的问题。发明内容
针对高集成度工艺下常常出现的填铜空调问题，申请人经过长期的研究发现，由于现有技术对第一金属层进行刻蚀之后，如本发明图3所示，钨插塞(钨塞)10与层间介质1 之间存在台阶，从而造成阻挡层溅镀步骤中覆盖性不佳，是造成填铜空洞的根本原因，针对这种情况，本发明提供了一种第一金属层刻蚀方法，减小钨插塞与层间介质之间的台阶，以实现降低填铜空洞缺陷的产生。
本发明所述第一金属层刻蚀方法如下钨插塞处于层间介质中，且所述钨插塞上表面与所述层间介质(或称为“层间电介质”) 上表面处于同一平面内；在所述层间介质和所述钨插塞上表面覆盖碳化硅层，在所述碳化硅层上表面由下往上依次覆盖有低介电层(或称为“低介电材料层”)、TEOS沉积层、TiN层和SiON层；然后进行刻蚀，刻蚀步骤包括步骤1，在所述SiON层上方依次覆盖底部抗反射层和光刻胶，并在钨插塞上方的光刻胶处形成开口，暴露出底部抗反射层；步骤2，通过步骤1中所述开口进行刻蚀至所述TEOS沉积层，但不刻蚀至所述低介电层；步骤3，去除剩余光刻胶和底部抗反射层，通过步骤2中形成的刻蚀开口进行进一步刻蚀，刻蚀至所述层间介质，使刻蚀区域的层间介质上表面低于周围碳化硅层和钨插塞；即在刻蚀区域的层间介质内形成凹槽；步骤4，对高于刻蚀后层间介质上表面的钨插塞进行平坦化，以降低所述钨插塞相对于刻蚀区域层间介质上表面的相对高度；步骤5，去除剩余的SiON层，并将剩余TiN层厚度减小。
其中，步骤4中对钨插塞进行平坦化时，可以使钨插塞高于刻蚀区域层间介质、也可以是与刻蚀区域层间介质上表面持平，或者是低于刻蚀区域层间介质。无论是上述三种情况中的任一种，优选地，平坦化后的钨插塞表面与所述刻蚀区域层间介质上表面平滑过渡。
本发明上述的刻蚀方法中，所述低介电层初始厚度为1600埃(A)。
本发明上述的刻蚀方法中，所述TEOS沉积层初始厚度为500埃。
本发明上述的刻蚀方法中，所述TiN层初始厚度为300埃。在此情况下，优选地， 步骤5中，将剩余TiN层厚度减小为200埃。
本发明上述的刻蚀方法中，所述SiON层初始厚度为250埃。
本发明上述的刻蚀方法中，所述碳化硅层初始厚度为300埃。
本发明上述的刻蚀方法中，步骤3中，所述层间介质刻蚀厚度为300埃，即刻蚀区域的层间介质内形成的凹槽深度为300埃。
本发明第一金属层刻蚀方法，通过对钨插塞进行平坦化的步骤，降低了钨塞与层间介质之间的台阶(相对高度)，与现有技术相比，本发明刻蚀后的钨塞顶角的射入角大幅度增加，增加了阻挡层溅镀步骤的覆盖性，进而降低了填铜空洞缺陷的产生。
图广图4为本发明第一金属层刻蚀方法流程示意图，其中 图1为刻蚀前初始结构示意图；图2为第一步刻蚀后结构示意图； 图3为第二步刻蚀后结构示意图； 图4为钨塞平坦化后的结构示意图。
图5为现有技术刻蚀后的射入角(α )示意图； 图6为本发明刻蚀后的射入角(α )示意图。
具体实施方式
本发明提供了一种第一金属层刻蚀方法，下面参照附图和具体实施例，对本发明第一金属层刻蚀方法进行详细的介绍和描述，以使更好的理解本发明范围，担心下述实施例并不限制本发明范围。
步骤1参照图1，层间介质1处于最下方，钨塞10处于层间介质1中，并且钨塞10的上表面与层间介质1的上表面处于同一平面内。
在钨塞10和层间介质1的上表面覆盖一层300 A厚度的碳化硅层2。
在碳化硅层2的上方依次覆盖1600 A厚度的低介电材料层3、500 A厚度的TEOS 沉积层4、300 A厚度的TiN层5和250 A厚度的SiON层6。
在SiON层6的上方依次覆盖底部抗反射层7(Bottom Anti-Reflective Coating,Bare)和光刻胶8。
钨插塞10上方的光刻胶处形成开口 9，暴露出底部抗反射层7。
步骤2参照图2，通过开口 9进行第一步刻蚀，刻蚀至TEOS沉积层4，并刻蚀掉部分TEOS沉积层4，但不刻蚀至低介电层3。
步骤3去除剩余光刻胶8和底部抗反射层7，并对上述刻蚀区域进行进一步刻蚀，刻蚀至层间介质1，并将层间介质1刻蚀掉300 A厚度，形成一个300 A深度的凹槽。
该刻蚀步骤中，钨插塞10从凹槽中突出出来，高于刻蚀区域的层间介质。
步骤4参照图4，对高于刻蚀后层间介质上表面的钨插塞10进行平坦化，以降低所述钨插塞 10相对于刻蚀区域层间介质上表面的相对高度；该平坦化步骤中，可以使钨插塞高于刻蚀区域层间介质、也可以是与刻蚀区域层间介质上表面持平，或者是低于刻蚀区域层间介质。
本实施例中，使钨塞10的高度低于所述凹槽的下表面，平坦化后的钨塞10的上表面与凹槽底面平滑过渡。
步骤5参照图4，去除剩余的SiON层6，并将TiN层5厚度减小50A，即TiN层5的厚度减小至 250A。
参照图5，现有技术对第一金属层进行刻蚀后，钨塞10顶角的入射角(即图5中的角α )非常小，因此，阻挡层溅镀过程中覆盖性很差；参照图6，本发明对第一金属层进行刻蚀后，钨塞10顶角的入射角(即图6中的角α )明显增大，并且远大于现有技术形成的入射角。因此，本发明方法降低了钨塞与层间介质之间的台阶，增加了阻挡层溅镀过程中的覆盖性，从而降低了填铜空洞的缺陷。
应当注意的是，本发明上述内容中，如果没有特殊说明，TEOS指的是四乙基硅氧烷，TiN指的是氮化钛，SiON指的是氮氧化硅。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1. 一种第一金属层刻蚀方法，其特征在于，钨插塞处于层间介质中，且所述钨插塞上表面与所述层间介质上表面处于同一平面内；在所述层间介质和所述钨插塞上表面覆盖碳化硅层，在所述碳化硅层上表面由下往上依次覆盖有低介电层、TEOS沉积层、TiN层和SiON层； 进行刻蚀，刻蚀步骤包括步骤1，在所述SiON层上方依次覆盖底部抗反射层和光刻胶，并在钨插塞上方的光刻胶处形成开口，暴露出底部抗反射层；步骤2，通过步骤1中所述开口进行刻蚀至所述TEOS沉积层，但不刻蚀至所述低介电层；步骤3，去除剩余光刻胶和底部抗反射层，通过步骤2中形成的刻蚀开口进行进一步刻蚀，刻蚀至所述层间介质，使刻蚀区域的层间介质上表面低于周围碳化硅层和钨插塞上表步骤4，对高于刻蚀后层间介质上表面的钨插塞进行平坦化，以降低所述钨插塞相对于刻蚀区域层间介质上表面的相对高度；步骤5，去除剩余的SiON层，并将剩余TiN层厚度减小。
2.根据权利要求1所述的方法，其特征在于，步骤4中，使所述钨插塞低于所述刻蚀区域层间介质上表面。
3.根据权利要求2所述的方法，其特征在于，平坦化后的钨插塞表面与所述刻蚀区域层间介质上表面平滑过渡。
4.根据权利要求1所述的方法，其特征在于，所述低介电层初始厚度为1600埃。
5.根据权利要求1所述的方法，其特征在于，所述TEOS沉积层初始厚度为500埃。
6.根据权利要求1所述的方法，其特征在于，所述TiN层初始厚度为300埃。
7.根据权利要求6所述的方法，其特征在于，步骤5中，将剩余TiN层厚度减小为200埃。
8.根据权利要求1所述的方法，其特征在于，所述SiON层初始厚度为250埃。
9.根据权利要求1所述的方法，其特征在于，所述碳化硅层初始厚度为300埃。
10.根据权利要求1所述的方法，其特征在于，步骤3中，所述层间介质刻蚀厚度为300埃。
全文摘要
本发明提供了一种第一金属层的刻蚀方法，通过钨塞平坦化，降低了钨塞与层间介质底部层之间的台阶，增加了阻挡层溅镀过程中的覆盖性，从而降低了电镀填空洞缺陷的发生。
文档编号H01L21/768GK102543849SQ201110322308
公开日2012年7月4日 申请日期2011年10月21日 优先权日2011年10月21日
发明者张瑜, 李程, 杨渝书, 黄君 申请人:上海华力微电子有限公司