专利名称：一种半导体器件制作方法
技术领域：
本发明涉及集成电路制造领域，特别涉及一种半导体器件制作方法。
背景技术：
随着半导体芯片的集成度不断提高，晶体管的特征尺寸随之不断缩小。当进入到 130纳米技术节点之后，受到铝的高电阻特性的限制，铜互连线逐渐替代铝互连线成为金属互连的主流。由于铜的干法刻蚀工艺不易实现，铜互连线的制作方法不能像铝互连线那样通过刻蚀金属层而获得，现在广泛采用的铜互连线的制作方法是称作大马士革工艺的镶嵌技术。该大马士革工艺包括只制作金属导线的单大马士革工艺和同时制作通孔(也称接触孔)和金属导线的双大马士革工艺。具体的说，单大马士革结构(也称单镶嵌结构)仅是把单层金属导线的制作方式由传统的方式(金属刻蚀+介电层填充)改为镶嵌方式(介电层刻蚀+金属填充)，而双镶嵌结构则是将通孔以及金属导线结合在一起，如此只需一道金属填充步骤。如图1所示，现有的一种金属导线制作工艺包括如下步骤首先，在半导体衬底 100上首先沉积介电层110 ；然后通过光刻和刻蚀工艺在介电层110中形成金属导线槽； 随后沉积金属层，所述金属层填充到金属导线槽内并且在所述介电层110表面也沉积了金属；接着，进行化学机械研磨(CMP)工艺去除所述介电层110上的金属，从而在所述金属导线槽内制成了金属导线140。如上所述，在大马士革工艺中需要利用化学机械研磨工艺，以最终形成镶嵌在介电层110中的金属导线140。然而，因为金属和介电层材料的移除率一般不相同，因此对研磨的选择性会导致不期望的凹陷(dishing)和侵蚀(erosion)现象。凹陷时常发生在金属减退至邻近介电层的平面以下或超出邻近介电层的平面以上，侵蚀则是介电层的局部过薄。凹陷和侵蚀现象易受图形的结构和图形的密度影响。为了达到均勻的研磨效果，要求半导体衬底上的金属图形密度尽可能均勻，而产品设计的金属图形密度常常不能满足化学机械研磨均勻度要求。目前，解决的方法是在版图的空白区域填充冗余金属线图案来使版图的图形密度均勻化，从而在介电层110中形成金属导线140的同时还形成冗余金属线 (dummy metal) 150，如图2所示。但是，冗余金属线虽然提高了图形密度的均勻度，但是却不可避免地引入了额外的金属层内和金属层间的耦合电容。
发明内容
本发明提供一种半导体器件制作方法，以减少冗余金属线填充引入的金属层内和金属层间的耦合电容。为解决上述技术问题，本发明提供一种半导体器件制作方法，包括在半导体衬底上依次沉积介电层、介电保护层和金属硬掩膜层；在所述金属硬掩膜层上形成第一图案化光刻胶层；以所述第一图案化光刻胶层为掩膜，干法刻蚀所述金属硬掩膜层以及部分厚度的介电保护层，形成初始金属导线槽；去除所述第一图案化光刻胶层；在所述金属硬掩膜层上形成第二图案化光刻胶层；以所述第二图案化光刻胶层为掩膜，干法刻蚀所述金属硬掩膜层以及部分厚度的介电保护层，形成初始冗余金属槽，所述初始冗余金属槽的深度小于所述初始金属导线槽的深度；去除所述第二图案化光刻胶层；干法刻蚀所述介电保护层和介电层，形成金属导线槽和冗余金属槽，所述冗余金属槽的深度小于所述金属导线槽的深度；在所述金属硬掩膜层上以及金属导线槽和冗余金属槽内形成铜金属层；执行化学机械研磨工艺，直至暴露出所述介电层的表面，以在所述金属导线槽内形成金属导线，并在所述冗余金属槽内形成冗余金属线。可选的，在所述的半导体器件制作方法中，所述金属硬掩膜层的材质为钛、氮化钛、氧化钛、钽、氮化钽、氧化钽中的一种或多种。可选的，在所述的半导体器件制作方法中，所述金属硬掩膜层的厚度为1纳米 1000纳米。可选的，在所述的半导体器件制作方法中，先形成初始金属导线槽，然后再形成初始冗余金属槽。可选的，在所述的半导体器件制作方法中，先形成初始冗余金属槽，然后再形成初始金属导线槽。可选的，在所述的半导体器件制作方法中，在所述半导体衬底上沉积介电层之前， 在所述半导体衬底上沉积刻蚀阻挡层。本发明使冗余金属槽的深度小于金属导线槽的深度，因此最终形成的冗余金属线的高度小于金属导线的厚度(高度)，与现有技术相比减小了冗余金属线的厚度，从而减少了冗余金属线填充引入的金属层内和金属层间的耦合电容。
图1为现有的一种半导体器件的结构示意图；图2为现有的另一种半导体器件的结构示意图；图3为本发明一实施例的半导体器件制作方法的流程示意图；图4A 4J为本发明一实施例的半导体器件制作方法中各步骤对应的器件的剖面结构示意图。
具体实施例方式在背景技术中已经提及，冗余金属虽然提高了图形密度的均勻度，但是却引入了额外的金属层内和金属层间的耦合电容，电容C可由下列公式计算
权利要求
1.一种半导体器件制作方法，包括在半导体衬底上依次沉积介电层、介电保护层和金属硬掩膜层；在所述金属硬掩膜层上形成第一图案化光刻胶层；以所述第一图案化光刻胶层为掩膜，干法刻蚀所述金属硬掩膜层以及部分厚度的介电保护层，形成初始金属导线槽；去除所述第一图案化光刻胶层；在所述金属硬掩膜层上形成第二图案化光刻胶层；以所述第二图案化光刻胶层为掩膜，干法刻蚀所述金属硬掩膜层以及部分厚度的介电保护层，形成初始冗余金属槽，所述初始冗余金属槽的深度小于所述初始金属导线槽的深度；去除所述第二图案化光刻胶层；干法刻蚀所述介电保护层和介电层，形成金属导线槽和冗余金属槽，所述冗余金属槽的深度小于所述金属导线槽的深度；在所述金属硬掩膜层上以及金属导线槽和冗余金属槽内形成铜金属层；执行化学机械研磨工艺，直至暴露出所述介电层的表面，以在所述金属导线槽内形成金属导线，并在所述冗余金属槽内形成冗余金属线。
2.如权利要求1所述的半导体器件制作方法，其特征在于，所述金属硬掩膜层的材质为钛、氮化钛、氧化钛、钽、氮化钽、氧化钽中的一种或多种。
3.如权利要求1所述的半导体器件制作方法，其特征在于，所述金属硬掩膜层的厚度为1纳米 1000纳米。
4.如权利要求1所述的半导体器件制作方法，其特征在于，先形成初始金属导线槽，然后再形成初始冗余金属槽。
5.如权利要求1所述的半导体器件制作方法，其特征在于，先形成初始冗余金属槽，然后再形成初始金属导线槽。
6.如权利要求1至5中任意一项所述的半导体器件制作方法，其特征在于，在所述半导体衬底上沉积介电层之前，在所述半导体衬底上沉积刻蚀阻挡层。
全文摘要
本发明公开了一种半导体器件制作方法，使冗余金属槽的深度小于金属导线槽的深度，因此最终形成的冗余金属线的高度小于金属导线的厚度，与现有技术相比减小了冗余金属线的厚度，从而减少了冗余金属线填充引入的金属层内和金属层间的耦合电容。
文档编号H01L21/768GK102339793SQ20111033573
公开日2012年2月1日 申请日期2011年10月29日 优先权日2011年10月29日
发明者姬峰, 毛智彪, 胡友存 申请人:上海华力微电子有限公司