专利名称：制作半导体器件的方法
技术领域：
本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
背景技术：
半导体器件尺寸的不断缩小是推动集成电路制造技术改进的主要因素。由于调整栅氧化物层的厚度和源/漏极的结深度的限制，很难将常规的平面MOSFET器件缩小至32nm以下的工艺，因此，已经开发出多栅极场效应晶体管(Mult1-Gate M0SFET)。多栅极场效应晶体管是一种将多个栅极并入到单个器件的M0SFET，这意味着，沟道在多个表面上被多个栅极包围，因此能够更好地抑制“截止”状态的漏电流。此外，多栅极场效应晶体管还能增强“导通”状态下的驱动电流。典型的多栅极场效应晶体管为鳍形场效应晶体管(FinFET)，它使得器件的尺寸更小，性能更高。FinFET包括狭窄而独立的鳍片，鳍片从半导体衬底延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。由于在FinFET中源/漏极会被抬高，因此导致源/漏极与栅极之间形成寄生电容。为了降低寄生电容，通常会增加栅极侧壁的厚度。然而，侧壁的厚度决定了源/漏极的掺杂区到栅极的距离，如果增加栅极侧壁的厚度，则会降低FinFET的速度。因此，目前急需一种制作半导体器件的方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:a)提供半导体衬底，所述半导体衬底上形成有鳍片和垂直地跨过所述鳍片的栅极，所述栅极上还形成有牺牲层，在所述半导体衬底上的所述栅极和所述牺牲层的两侧形成有侧壁材料层；b)对所述侧壁材料层执行回蚀工艺，以使所述牺牲层的上表面高于所述侧壁材料层的上表面；c)形成第一掩膜层，所述第一掩膜层覆盖所述牺牲层一侧的所述侧壁材料层和所述牺牲层的一部分；d)在所述第一掩膜层、所述牺牲层的另一侧和所述牺牲层上形成第二掩膜层；e)对所述第一掩膜层和所述第二掩膜层执行干法刻蚀，以在所述牺牲层的两侧形成具有不同宽度的侧壁掩膜层；以及f)以所述侧壁掩膜层为掩膜对所述侧壁材料层进行刻蚀，以在所述栅极两侧形成非对称的侧壁。优选地，所述牺牲层为形成所述栅极时的掩膜层。优选地，所述牺牲层的材料为氮氧化硅或金属。优选地，所述牺牲层的上表面高于所述侧壁材料层的上表面5_15nm。优选地，所述第一掩膜层的材料为氧化硅、氮化硅、高级图案化材料和含硅的底部抗反射材料中的一种或多种。
优选地，所述第二掩膜层的材料为氧化硅、氮化硅、高级图案化材料和含硅的底部抗反射材料中的一种或多种优选地，所述第一掩膜层和所述第二掩膜层是由相同的材料形成的。优选地，所述方法在所述f)步骤之后还包括去除所述侧壁掩膜层的步骤。优选地，所述a)步骤的器件结构是通过以下方法获得的:提供半导体衬底；在所述半导体衬底上形成鳍片；在所述半导体衬底上形成跨过所述鳍片的栅极和位于所述栅极之上的牺牲层；以及在所述半导体衬底上的所述栅极和所述牺牲层的两侧形成侧壁材料层。优选地,所述半导体衬底为绝缘体上娃。本发明通过在栅极的两侧形成非对称的侧壁，不但可以降低寄生电容，同时还可以减小源极或漏极的掺杂区到栅极的距离，提高导电粒子的迁移速率，因此在一定程度上提高了 FinFET的速度。此外，本发明的方法还能够用于在栅极两侧形成具有不同的搀杂距离(源/漏极到栅极的距离)的源极和漏极，并且还可以用于需要执行不同角度的离子注入的情况。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，图1为根据本发明一个实施方式制作半导体器件工艺流程图；图2A-2K为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图；以及图3为根据本发明一个实施方式制作的半导体器件的俯视图。
具体实施例方式接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图1示出了根据本发明一个实施方式制作半导体器件工艺流程图，图2A-2K示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图，图3为根据本发明一个实施方式制作的半导体器件的俯视图。其中，图2A-2K为沿鳍片剖切的剖视图，即沿图3中A-A线所示的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图1和图2A-2K来详细说明本发明的制作方法。执行步骤101，提供半导体衬底，该在半导体衬底上形成有鳍片和垂直地跨过鳍片的栅极，栅极上还形成有牺牲层，在半导体衬底上的栅极和牺牲层的两侧形成有侧壁材料层。如图2A所示，提供半导体衬底200，半导体衬底200可以为以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。优选地，半导体衬底200为绝缘体上硅。在半导体衬底200中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底200中还形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PM0S)等。为了简化，此处仅以一空白来表示半导体衬底200。此外，半导体衬底200的上表面还包含绝缘层(未示出)，绝缘层可以包含氧化硅、蓝宝石和/或其它适合的绝缘材料。在半导体衬底200上形成有鳍片201，作为示例，鳍片201可以是通过对半导体衬底200进行刻蚀获得的。此外，半导体衬底200上还形成有垂直地跨过鳍片201的栅极202，其中，栅极202的材料可以为多晶硅。在栅极与半导体衬底之间还可以形成有栅氧化物层(未示出)。在栅极202上还可以形成有牺牲层203。优选地，牺牲层203为形成栅极202时的掩膜层，以减少工艺步骤。作为示例，牺牲层203的材料为氮氧化硅或金属。如图2B所示，在图2A所示的器件结构上形成侧壁材料层204，侧壁材料层204应当足够厚以使执行平坦化工艺之后其能表面能够与牺牲层203等高。如图2C所示，执行化学机械研磨工艺，至露出牺牲层203的上表面，以在半导体衬底200上的栅极202和牺牲层203的两侧形成有侧壁材料层204。执行步骤102，对侧壁材料层执行回蚀工艺，以使牺牲层的上表面高于侧壁材料层的上表面。如图2D所示，对侧壁材料层204执行回蚀工艺，以使牺牲层203的上表面高于侧壁材料层204的上表面。其中，该回蚀工艺可以为干法刻蚀。为了经后续工艺形成合适宽度的侧壁，优选地，牺牲层203的上表面高于侧壁材料层204的上表面5-15nm。执行步骤103，形成第一掩膜层，该第一掩膜层覆盖栅极一侧的侧壁材料层和栅极的一部分。如图2E所示，在牺牲层203和侧壁材料层204上形成第一掩膜层205。优选地，第一掩膜层205的材料可以为氧化娃、氮化娃、高级图案化(Advanced Pattern Film7APF)材料和含硅的底部抗反射(S1-BARC)材料中的一种或多种，以便其功能完成后可以很容易地被去除，同时在去除时与其下面的材料层具有很高的选择比，以避免损坏下面的材料层。如图2F所示，在第一掩膜层205上形成光刻胶层206，其中，光刻胶层206覆盖牺牲层203 —侧的侧壁材料层204和牺牲层203的一部分。然后，以光刻胶层206为掩膜，对第一掩膜层205进行刻蚀，以将图案转移至第一掩膜层205上。如图2G所示，去除光刻胶层206，以形成覆盖牺牲层203—侧的侧壁材料层204和牺牲层203的一部分的第一掩膜层205。需要说明的是，上述形成覆盖牺牲层203 —侧的侧壁材料层204和牺牲层203的一部分的第一掩膜层205的方法仅为示范性的，因此，不构成对本发明的限制。
执行步骤104，在第一掩膜层、牺牲层的另一侧和牺牲层上形成第二掩膜层。如图2H所示，在第一掩膜层205、牺牲层203的另一侧和牺牲层203上形成第二掩膜层206。优选地，第二掩膜层206的材料可以为氧化硅、氮化硅、高级图案化(AdvancedPattern Film, APF)材料和含硅的底部抗反射(S1-BARC)材料中的一种或多种，以便其功能完成后可以很容易地被去除，同时在去除时与其下面的材料层具有很高的选择比，以避免损坏下面的材料层。第一掩膜层205和第二掩膜层206可以是由相同的材料形成的，也可以是由不同的材料形成的。优选地，第一掩膜层205和第二掩膜层206是由相同的材料形成的，以便经一步刻蚀工艺即可完成第一掩膜层205和第二掩膜层206的刻蚀，并经一步去除工艺来去除第一掩膜层205和第二掩膜层206。执行步骤105，对第一掩膜层和第二掩膜层执行干法刻蚀，以形成在牺牲层的两侧形成具有不同宽度的侧壁掩膜层。如图21所示，对第一掩膜层205和第二掩膜层206执行干法刻蚀，以在牺牲层203的两侧形成侧壁掩膜层207。由于在牺牲层203的一侧仅形成有第二掩膜层206，而在牺牲层203的另一侧同时形成有第一掩膜层205和第二掩膜层206，因此，经干法刻蚀后会在牺牲层203的两侧形成具有不同宽度的侧壁掩膜层207。执行步骤106，以侧壁掩膜层为掩膜对侧壁材料层进行刻蚀，以在栅极两侧形成非对称的侧壁。如图2J所示，以侧壁掩膜层207为掩膜对侧壁材料层204进行刻蚀，以在栅极202两侧形成非对称的侧壁208 (如图3所示)。由于牺牲层203两侧的侧壁掩膜层207形成具有不同的宽度，因此，可以在栅极202两侧形成非对称的侧壁208，即形成具有不同宽度的侧壁208。在栅极202的两侧形成非对称的侧壁208可以降低寄生电容，同时减小源极或漏极的掺杂区到栅极的距离，提高导电粒子的迁移速率，因此在一定程度上提高了 FinFET的速度。此外，本发明的方法还能够用于在栅极两侧形成具有不同的搀杂距离(源/漏极到栅极的距离)的源极和漏极，并且还可以用于需要执行不同角度的离子注入的情况。根据本发明的方法还包括去除侧壁掩膜层207的步骤，如图2K所示。作为示例，第一掩膜层205和第二掩膜层206是由APF材料形成的，可以用灰化的方法去掉，可以选用
02、N2基或H2基的灰化剂。作为示例，第一掩膜层205和第二掩膜层206是由S1-BARC材料形成的，可以用湿法去除。此外，如果在对第一掩膜层205和第二掩膜层206执行干法刻蚀后在栅极202上还存在剩余的牺牲层203，则本发明的方法还包括去除牺牲层203的步骤。需要说明的是，虽然附图仅用一个鳍片201来说明本发明的原理，但半导体衬底200上可以包含多个鳍片201。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种制作半导体器件的方法，包括: a)提供半导体衬底，所述半导体衬底上形成有鳍片和垂直地跨过所述鳍片的栅极，所述栅极上还形成有牺牲层，在所述半导体衬底上的所述栅极和所述牺牲层的两侧形成有侧壁材料层； b)对所述侧壁材料层执行回蚀工艺，以使所述牺牲层的上表面高于所述侧壁材料层的上表面； c)形成第一掩膜层，所述第一掩膜层覆盖所述牺牲层一侧的所述侧壁材料层和所述牺牲层的一部分； d)在所述第一掩膜层、所述牺牲层的另一侧和所述牺牲层上形成第二掩膜层； e)对所述第一掩膜层和所述第二掩膜层执行干法刻蚀，以在所述牺牲层的两侧形成具有不同宽度的侧壁掩膜层；以及 f)以所述侧壁掩膜层为掩膜对所述侧壁材料层进行刻蚀，以在所述栅极两侧形成非对称的侧壁。
2.如权利要求1所述的方法，其特征在于，所述牺牲层为形成所述栅极时的掩膜层。
3.如权利要求2所述的方法，其特征在于，所述牺牲层的材料为氮氧化硅或金属。
4.如权利要求1所述的方法，其特征在于，所述牺牲层的上表面高于所述侧壁材料层的上表面5_15nm。
5.如权利要求1所述的方法，其特征在于，所述第一掩膜层的材料为氧化娃、氮化娃、高级图案化材料和含硅的底部抗反射材料中的一种或多种。
6.如权利要求5所述的方法,其特征在于,所述第二掩膜层的材料为氧化娃、氮化娃、高级图案化材料和含硅的底部抗反射材料中的一种或多种。
7.如权利要求1所述的方法，其特征在于，所述第一掩膜层和所述第二掩膜层是由相同的材料形成的。
8.如权利要求1所述的方法，其特征在于，所述方法在所述f)步骤之后还包括去除所述侧壁掩膜层的步骤。
9.如权利要求1所述的方法，其特征在于，所述a)步骤的器件结构是通过以下方法获得的: 提供半导体衬底； 在所述半导体衬底上形成鳍片； 在所述半导体衬底上形成跨过所述鳍片的栅极和位于所述栅极之上的牺牲层；以及 在所述半导体衬底上的所述栅极和所述牺牲层的两侧形成侧壁材料层。
10.如权利要求1所述的方法，其特征在于，所述半导体衬底为绝缘体上硅。
全文摘要
本发明公开了一种制作半导体器件的方法，包括提供半导体衬底，半导体衬底上形成有鳍片和垂直地跨过鳍片的栅极，栅极上还形成有牺牲层，在半导体衬底上的栅极和牺牲层的两侧形成有侧壁材料层；对侧壁材料层执行回蚀工艺，以使牺牲层的上表面高于侧壁材料层的上表面；形成第一掩膜层，第一掩膜层覆盖牺牲层一侧的侧壁材料层和牺牲层的一部分；在第一掩膜层、牺牲层的另一侧和牺牲层上形成第二掩膜层；对第一掩膜层和第二掩膜层执行干法刻蚀，以在牺牲层的两侧形成具有不同宽度的侧壁掩膜层；以及以侧壁掩膜层为掩膜对侧壁材料层进行刻蚀，以在栅极两侧形成非对称的侧壁。本发明不但可以降低寄生电容，同时还可以在一定程度上提高了FinFET的速度。
文档编号H01L21/28GK103165428SQ20111041651
公开日2013年6月19日 申请日期2011年12月14日 优先权日2011年12月14日
发明者王新鹏, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司