专利名称：碳化硅绝缘栅型半导体器件及其制造方法
技术领域：
本发明涉及采用碳化硅(SiC)作为半导体材料的绝缘栅型半导体器件以及制造绝缘栅型半导体器件的方法。
背景技术：
近来，SiC作为下一代的半导体材料正引起广泛关注。SiC具有的电介质击穿电场为6MV/cm，该电场的大小比硅(Si)的大1个数量级。SiC的这种高电介质击穿特性会为半导体器件提供有利的特性，而这种特性是利用目前主流的Si型半导体器件不能实现的。具体来讲，SiC半导体器件的高击穿电压和低损耗导致非常需要实现功率转换器件的实际使用，所述功率转换器件诸如是电功率、火车、车辆、电器设备等领域中的小且高效率的反相器和转换器。作为这种SiC半导体器件，提出了一种绝缘栅型半导体器件，尤其是DMOS (双扩散金属氧化物半导体)结构的垂直MOSFET (M0S场效应晶体管；金属氧化物膜-半导体场效应晶体管)(参照专利No. 3498459 (专利文献1))。根据专利文献1，垂直MOSFET包括ρ基体 (主体)区、η+源区和由碳化硅制成的η+漏区；形成在P基底区的表面处的栅绝缘膜、设置在栅绝缘膜上的栅电极以及电流流经的两个主电极。通过向栅电极施加正电压并且调节位于栅绝缘膜下方的P基底区的表面层处引入的反转层中的电子浓度，来控制主电极之间的电流。引用列表专利文献PTL 1 日本专利 No. 3498459
发明内容
技术问题DMOS结构的垂直型MOSFET器件由多个基本单元形成，每个基本单元用作DMOS结构的M0SFET。将相邻的基本单元布置成在边界处形成接触。由基本单元环绕的器件中的基本单元彼此影响并且表现出相同的性能。然而，位于最外围(终端部分)的基本单元从环境接收不同的影响，使得其行为不同于内部基本单元的行为。具体来讲，在主电极之间没有电流流过的截止状态下，电场集中在基体(主体)区的一部分中，从而导致器件的击穿电压降低的问题。根据在终端部分构造中出现的这种问题，评价和最佳化终端部分的构造，以实现具有高击穿电压和高性能的本发明的碳化硅绝缘栅型半导体器件。问题的解决方案本发明的碳化硅绝缘栅型半导体器件包括半导体层，其具有第一导电类型，形成在衬底上并且具有与接触衬底的面的一侧相反的第一主面；以及电极和互连，其形成在第一主面上。半导体层包括有源区，其形成为包括第一主面；以及外围RESURF区，其形成为带形，以便环绕有源区的外围并包括第一主面。在有源区中，从平面视角来看由构成多边形的虚拟边界线环绕的多个基本单元被布置成没有间隙，以便在边界线处形成接触。多个基本单元中的每个在主面处具有第二导电类型的主体区，所述主体区构成多边形的大体相似形。外围RESURF区具有第二导电类型，被形成为包括构成有源区最外围的基本单元中的主体区。外围RESURF区的不含主体区的部分的宽度大于或等于至少半导体层的厚度的1/2。根据本发明，外围RESURF区用于缓解集中在位于最外围的主体区的一部分中的电场，从而允许提高碳化硅绝缘栅型半导体器件的击穿电压。在距离所述第一主面达到0. 05 μ m的深度的所述半导体层的表面区域处，所述第二导电类型外围RESURF区的平均杂质浓度优选地高于所述第二导电类型主体区的平均杂质浓度，更优选地大于或等于所述第二导电类型主体区的平均杂质浓度的三倍。主体区中的表面区域的平均杂质浓度与碳化硅绝缘栅型半导体器件的、诸如阈值电压和沟道迁移率的电特性密切相关，并且接近IX 1016cm_3，尤其大致为2X1016cm_3。如果外围RESURF区中的表面区域的平均杂质浓度低于主体区中的表面区域的平均杂质浓度， 则当碳化硅绝缘栅型半导体器件处于截止状态时，主体区中的表面层将耗尽，从而致使碳化硅绝缘栅型半导体器件转变成导通状态不稳定。通过将外围RESURF区中的表面区域的平均杂质浓度设定成高于主体区中的平均杂质浓度，防止耗尽层被引入到主体区中的表面区域中，从而使得转变到导通状态稳定。所述主体区具有所述第二导电类型的杂质浓度分布，所述杂质浓度分布在距离所述第一主面的深度方向上具有最大值。在深度对应于主体区中的所述最大值处，所述外围 RESURF区中的所述第二导电类型的杂质浓度优选地小于或等于所述主体区中的所述第二导电类型的杂质浓度的最大值的1/3。另外，所述外围RESURF区距离所述第一主面的深度优选地大于所述主体区距离所述第一主面的深度。因此，在主体区的一部分处将不再出现电场集中。外围RESURF区足以用作电场缓解层，从而导致碳化硅绝缘栅型半导体器件的击穿电压提高。所述外围RESURF区具有ρ导电类型，优选地包括用于杂质体的硼。就碳化硅而言， 可以引用铝和硼作为P型杂质。硼具有的离子注入范围大于铝的离子注入范围，从而允许形成较深的杂质区。从平面视角来看呈现带形形状的所述外围RESURF区的外围构成具有四个拐角为圆弧形的倒角四边形。所述外围的倒角部分的半径优选地大于或等于漂移半导体层的厚度。通过使四个外围拐角为圆弧形，缓解了电场集中，从而允许进一步提高绝缘栅场半导体元件的击穿电压。优选地，设置具有与外围RESURF区的第二导电类型相同的第二导电类型的至少一个或多个保护环，使其环绕外围RESURF区。由于保护环用于缓解电场，因此碳化硅绝缘栅型半导体器件的击穿电压可以进一步提高。由金属制成的带状栅极内衬互连布置在外围RESURF区上，并且下方有绝缘膜。优选地，栅极内衬互连电连接到位于最外围的基本单元的所有栅电极。通过在栅极内衬互连和最外围的所有栅电极之间的电连接，可以减小碳化硅绝缘栅型半导体器件的栅电阻，从而允许在高频下工作。从平面视角来看位于外围RESURF区和最外围的基本单元之间的叠置区处的栅电极的基本正下方，具有的杂质浓度高于主体区的杂质浓度的反转防止区被优选地形成为包括第一主面。其杂质浓度优选地等于第二导电类型接触区的杂质浓度。通过提供上述反转防止区，在栅电极的基本正下方的半导体层表面处不太可能形成反转层，从而允许提高碳化硅绝缘栅型半导体器件的击穿电压。优选地，从平面视角来看，上述的基本单元的形状是六边形。通过平面视角看的这种六边形形状，基本单元中形成的主体区类似地呈现类似的六边形。由于主体区的每个顶角将呈现钝角，因此可以减少电场的集中，从而允许提高碳化硅绝缘栅型半导体器件的击穿电压。优选地，第一主面相对于W001]平面倾斜大于或等于50°且小于或等于65°。具体来讲，所述第一主面优选地是
平面。通过在采用碳化硅的情况下设定其中形成反转层的第一主面的面取向，反转层中电子的迁移率可以增加，从而允许实现低损耗的碳化硅绝缘栅型半导体器件。一种制造碳化硅绝缘栅型半导体器件的方法包括以下步骤准备衬底；在所述衬底处，形成用于离子注入的掩模构件；通过光刻，将所述掩模构件处理成预定形状；以及使用所述掩模构件作为掩模来执行离子注入。优选地，同时形成外围RESURF区和保护环。通过同时形成外围RESURF区和保护环，允许简化碳化硅绝缘栅型半导体器件的制造步骤。一种制造碳化硅绝缘栅型半导体器件的方法包括以下步骤准备衬底；在所述衬底处，形成用于离子注入的掩模构件；通过光刻，将所述掩模构件处理成预定形状；以及使用所述掩模构件作为掩模来执行离子注入。优选地，同时形成接触区和防反转层。接触区和反转防止区的同时形成，允许简化碳化硅绝缘栅型半导体器件的制造步骤。本发明的有益效果根据上述本发明的碳化硅绝缘栅型半导体器件，允许半导体器件具有高击穿电压和高性能。
图1示出碳化硅绝缘栅型半导体器件的终端部分的横截面构造。图2A是示出碳化硅绝缘栅型半导体器件的示意性平面构造的示意性顶视图。图2B示出碳化硅绝缘栅型半导体器件的示意性平面构造，其示出了第一主面上的杂质区。图3A是与碳化硅绝缘栅型半导体器件的图2B中的部分A的放大部分相对应的第一主面的平面图，这与基本单元呈现四边形形状的情况相对应。图3B是与碳化硅绝缘栅型半导体器件的图2B中的部分A的放大部分相对应的第一主面的平面图，这与基本单元呈现六边形形状的情况相对应。图4A是碳化硅绝缘栅型半导体器件的基本单元构造的第一主面的平面图，这对应于基本单元呈现四边形形状的情况。图4B是碳化硅绝缘栅型半导体器件的基本单元构造的第一主面的平面图，这对应于基本单元呈现六边形形状的情况。图5示出碳化硅绝缘栅型半导体器件中的基本单元的横截面构造。图6示出具有引入的防反转层的碳化硅绝缘栅型半导体器件中的终端部分的横截面构造。
图7是碳化硅绝缘栅型半导体器件的制造步骤的流程图。图8A是根据制造碳化硅绝缘栅型半导体器件的方法完成外延生长步骤的时间点处的顶视图。图8B是沿着图8A的VIIIB-VIIIB截取的示意性截面图。图8C是根据制造碳化硅绝缘栅型半导体器件的方法完成主体区、源区和接触区形成步骤的时间点处的顶视图。图8D是沿着图8C的线VIIID-VIIID截取的示意性截面图。图8E是根据制造碳化硅绝缘栅型半导体器件的方法完成外围RESURF区和保护环形成步骤的时间点处的顶视图。图8F是沿着图8E的线VIIIF-VIIIF截取的示意性截面图。图8G是根据制造碳化硅绝缘栅型半导体器件的方法完成氧化步骤和栅电极形成步骤的时间点处的顶视图。图8H是沿着图8G的线VIIIH-VIIIH截取的示意性截面图。图81是根据制造碳化硅绝缘栅型半导体器件的方法完成欧姆电极形成步骤的时间点处的顶视图。图8J是沿着图81的线VIIIJ-VIIIJ截取的示意性截面图。图8K是根据制造碳化硅绝缘栅型半导体器件的方法完成互连形成步骤的时间点处的顶视图。图8L是沿着图8K的线VIIIL-VIIIL截取的示意性截面图。图9示出在碳化硅绝缘栅型半导体器件的主体区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。图10示出在碳化硅绝缘栅型半导体器件的源区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。图11示出在碳化硅绝缘栅型半导体器件的接触区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。图12示出在碳化硅绝缘栅型半导体器件的外围RESURF区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。图13A是示意性示出在通过离子注入形成杂质区的方法中的第一步骤的截面图。图13B是示意性示出在通过离子注入形成杂质区的方法中的第二步骤的截面图。图13C是示意性示出在通过离子注入形成杂质区的方法中的第三步骤的截面图。图13D是示出在通过离子注入形成杂质区的方法中的第四步骤的示意性截面图。图13E是示出在通过离子注入形成杂质区的方法中的第五步骤的示意性截面图。
具体实施例方式(第一实施例)下文中，将参照附图来详细描述本发明的第一实施例。在附图中，相同或对应的元件被分配相同的附图标记，将不再重复对其的描述。在图1中，示出根据本发明的第一实施例的碳化硅绝缘栅型半导体器件100的终端部分(后面描述的图3A和图3B中示出的线I-I的截面)的截面构造。参照图1，根据本实施例的绝缘栅型半导体器件包括衬底131 (支撑衬底)、半导体层132、栅氧化物膜141、栅电极142、层间绝缘膜143、欧姆电极144、源互连101和栅极内衬互连102。半导体层132 具有彼此相反的第一主面137和第二主面138。第二主面138接触衬底131。半导体层132 包括主体区133、源区134、接触区135、外围RESURF区105以及保护环106和107，所有形成的这些都包括第一主面137。衬底131由具有例如4H多型的六方晶系碳化硅(SiC)形成。衬底131具有η.型的导电性，并且厚度大致是400 μ m。虽然未在图1中示出，但是在衬底的与接触半导体层 132的主面相反的主面上形成漏电极。为了实现碳化硅绝缘栅型半导体器件100的低损耗， 衬底131所需的是低电阻。衬底131具有的杂质浓度范围是5X1018cm_3至6X1019cm_3，并且其电阻率大致是0.5至2mΩ -Cm0氮是常规的η型杂质。虽然当杂质浓度变得更高时电阻将变得更低，但是如果杂质浓度超过6X1019CnT3，则结晶度将会裂化。接触半导体层132 的第二主面138的衬底的主面具有面取向{0001}。更优选地，相对于面取向{0001}的偏离角大于或等于50°且小于或等于65°。例如，面取向{03-38}是优选的。在衬底131的主面接近面取向{03-38}的情况下，通过利用同质外延生长在衬底131上形成半导体层132， 半导体层132的第一主面137的面取向可以被设定成接近{03-38}。半导体层132是通过外延生长在衬底131上形成的SiC层。半导体层132与碳化硅绝缘栅型半导体器件100的击穿电压紧密相关。例如，当器件的击穿电压大致是IkV时，η 型杂质浓度大致为5X1015cm_3，并且其厚度大致为10 μ m。虽然第一主面137可以具有面取向{0001}，但是第一主面137优选地相对于面取向{0001}具有的偏离角大于或等于50° 且小于或等于65°。例如，第一主面137具有面取向{03-38}。第一主面137的这种面取向允许后面将描述的大致栅电极142正下方的半导体层132中的沟道区145处形成的反转层中的电子迁移率增大。因此，碳化硅绝缘栅型半导体器件100能够具有低损耗。虽然在图1中未示出，但是半导体层132可以包括缓冲层，该缓冲层距离半导体层132的第二主面 138的厚度大致为0. 5 μ m，具有大致5 X 1017cm_3的η型杂质浓度。在半导体层132中形成主体区133，以便包括半导体层132的第一主面137 (参照图1)。图4Α和图4Β示出半导体层132的第一主面137上的每个杂质区的平面图。图4Α 对应于从平面视角来看基本单元110呈现四边形形状的情况，而图4Β对应于从平面视角来看基本单元120呈现六边形形状的情况。参照图4Α和图4Β，主体区133从平面视角来看基本上类似于基本单元(110或120)的边界线(111或121)并且形成在基本单元中。作为本实施例的示例，在图9和表1中分别示出用于形成主体区133和在深度方向上的杂质浓度分布的离子注入条件。表 1
FWzΓμξ. Γ^Ι ΓΜ .
离子种类AlAlAlAlAl
加速电压(keV)3575240400600
权利要求
1.一种碳化硅绝缘栅型半导体器件(100)，包括 支撑衬底(131)；第一导电类型的半导体层(132)，所述半导体层(132)形成在所述支撑衬底上并且具有第一主面(137)，所述第一主面(137)与接触所述支撑衬底的面的一侧相反；以及电极(142)和互连(101)，所述电极(142)和所述互连(101)形成在所述主面上， 所述半导体层包括有源区(108)和外围RESURF区(105)，所述有源区(108)形成为包括所述第一主面，所述外围RESRUF区(105)形成为带形以便环绕所述有源区的外围并且包括所述第一主面，所述有源区具有被从平面视角来看构成多边形的虚拟边界线环绕的多个基本单元，所述多个基本单元被布置成没有间隙以便在所述边界线处形成接触，所述多个基本单元中的每个在所述主面上包括第二导电类型的主体区(133)，所述主体区(133)构成所述多边形的相似形，所述第二导电类型的所述外围RESURF区被形成为包括所述多个基本单元之中的构成所述有源区的最外围的基本单元中的所述主体区，以及所述外围RESURF区的不含所述主体区的部分的宽度大于或等于至少所述半导体层的厚度的1/2。
2.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，在距离所述第一主面达到0. 05 μ m的深度的所述半导体层的表面区域处，所述第二导电类型的外围RESURF区的平均杂质浓度高于所述第二导电类型的主体区的平均杂质浓度。
3.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，在距离所述第一主面达到0. 05 μ m的深度的表面区域处，所述外围RESURF区中的所述第二导电类型的平均杂质浓度大于或等于所述主体区中的所述第二导电类型的平均杂质浓度的3倍。
4.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述主体区具有所述第二导电类型的杂质浓度，该杂质浓度变化成以使得在相对于所述第一主面的深度方向上具有最大值，在与所述最大值相对应的深度处，所述外围RESURF区中的所述第二导电类型的杂质浓度小于或等于所述主体区中的杂质浓度的最大值的1/3。
5.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述外围RESURF区距离所述第一主面的深度大于所述主体区距离所述第一主面的深度。
6.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中， 所述外围RESURF区是ρ导电类型，并且包含硼作为杂质体。
7.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，在平面视角中呈现带形的所述外围RESURF区的外围构成倒角四边形，该倒角四边形的四个拐角为圆弧形，所述外围的倒角部分的半径大于或等于所述半导体层的厚度。
8.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述半导体层包括至少一个环绕所述外围RESURF区并且具有所述第二导电类型的保护环(106，107)。
9.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述互连包括以在下方夹着绝缘膜的方式布置在所述外围RESURF区上的栅极内衬互连(102)，所述栅极内衬互连(102)由金属制成并且具有带形， 所述电极包括栅电极(142)，并且所述栅极内衬互连电连接到在所述多个基本单元之中的位于最外围的每个基本单元中的所述栅电极。
10.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中， 所述电极包括栅电极，所述半导体层包括反转防止区(136)，所述反转防止区(136)大致上在位于从平面视角来看最外围的所述基本单元和所述外围RESURF区之间的叠置区处的所述栅电极(142) 的正下方，所述反转防止区(136)包括所述第一主面并且具有高于所述主体区的杂质浓度的杂质浓度。
11.根据权利要求10所述的碳化硅绝缘栅型半导体器件，其中，所述多个基本单元中的每个包括所述主体区中的所述第二导电类型的接触区(135) 以便包括所述第一主面，所述反转防止区是所述第二导电类型，并且具有与所述接触区中的所述第二导电类型的杂质浓度相等的杂质浓度。
12.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中， 所述多个基本单元中的每个具有从平面视角来看呈六边形的形状。
13.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述第一主面相对于10001}面倾斜大于或等于50°且小于或等于65°。
14.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中， 所述第一主面是103-38}面。
15.一种制造碳化硅绝缘栅型半导体器件(100)的方法，包括以下步骤 准备衬底(200)；在所述衬底上形成用于离子注入的掩模构件(300)； 通过光刻将所述掩模构件处理成预定形状；以及使用所述掩模构件作为掩模来执行离子注入；通过执行离子注入的所述步骤，来同时地形成外围RESURF区(105)和保护环(106和 107)。
16.一种制造碳化硅绝缘栅型半导体器件(100)的方法，包括以下步骤 准备衬底(200)；在所述衬底上形成用于离子注入的掩模构件(300)； 通过光刻将所述掩模构件处理成预定形状；以及使用所述掩模构件作为掩模来执行离子注入；通过执行离子注入的所述步骤，来同时地形成接触区(135)和反转防止区(136)。
全文摘要
所公开的碳化硅绝缘栅型半导体元件(100)的终端构造提供有第一导电类型的半导体层(132)，其具有第一主面(137)；栅电极(142)；以及源布线(101)。其中在半导体层(132)内提供第二导电类型的主体区(133)、第一导电类型的源区(134)、第二导电类型的接触区(135)和外围RESURF区(105)以及。外围RESURF区(105)的不含主体区(133)的部分具有至少1/2半导体层(132)的厚度的宽度。由此，可以提供高电压、高性能的碳化硅绝缘栅型半导体器件(100)。
文档编号H01L29/12GK102484126SQ201180003503
公开日2012年5月30日 申请日期2011年2月7日 优先权日2010年2月16日
发明者和田圭司, 增田健良, 穗永美纱子 申请人:住友电气工业株式会社