专利名称：具有不同阈值电压的cmos晶体管制作的制作方法
技术领域：
本发明涉及包含设定双电压CMOS晶体管装置的阈值电压(Vt)的半导体装置制作方法。
背景技术：
利用互补金属氧化物半导体(CMOS)制作技术来制作半导体装置通常涉及在单个裸片衬底上形成高电压及低电压操作晶体管。低供应电压晶体管(通常为逻辑或核心晶体管)在芯片内部使用。逻辑晶体管通 常在裸片或芯片(下文称“芯片”)的中心部分中且针对高堆填密度及性能而优化。逻辑晶体管较小且具有薄栅极氧化物层以使低电压下的速度最大化。高供应电压晶体管通常用干与外部装置/芯片通信，因此被标示为输入/输出(I/0)晶体管。这些晶体管较大且具有较厚栅极氧化物层以实现可靠的高电压操作。两个不同供应电压的使用需要两个不同栅极氧化物厚度。举例来说，I/o晶体管通常可具有为逻辑晶体管的2到4倍厚的栅极氧化物厚度。由逻辑晶体管及I/O晶体管接收的植入之间的变化需要使用两组单独的掩模。优化两个组需要4到5个额外掩模。针对低电压及高电压晶体管两者使用相同植入的测试，尽管从制作观点来看为优选的，但其并未提供满足必需使用寿命及性能规格的高电压晶体管。逻辑晶体管所必需的高掺杂致使外围I/O晶体管具有过高的电场，即使针对这些晶体管增加氧化物厚度。因此，尽管逻辑晶体管阈值电压(Vt)处于目标值，但I/O晶体管阈值电压(Vt)过高且I/O晶体管的性能降级。图2A到2D描绘用于形成具有逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/O PMOS晶体管的隔离区的半导体装置的常规方法。在图2A中，执行毯覆式P型衬底植入40以设定I/O NMOS晶体管的阈值电压(Vt)。在图2B中，常规I/O PMOS晶体管、逻辑PMOS晶体管及I/O NMOS晶体管由光致抗蚀剂50覆盖，从而仅暴露逻辑NMOS区以在逻辑NMOS晶体管中在55处形成DNWELL。在图2C中，当执行标准NWELL图案(见65)以形成逻辑PMOS晶体管时，还通过光致抗蚀剂60将I/O PMOS晶体管暴露于NWELL植入。在图2D中，当通过使用光致抗蚀剂70在常规逻辑NMOS晶体管中执行PWELL图案(见75)时，还将I/O NMOS晶体管暴露于PWELL植入。I/O NMOS晶体管的此暴露可能影响I/O NMOS晶体管的先前在图2A中经设定的阈值电压。因此，需要提供用于CMOS装置的具有适合I/O晶体管阈值电压(VT)但不使用额外掩模的制作方法。
发明内容
制作CMOS晶体管的所描述的实例性方法包含提供包含逻辑NMOS晶体管、逻辑PMOS晶体管、1/0 NMOS晶体管及1/0 PMOS晶体管的隔离区的半导体衬底。可接着通过在所述I/O NMOS晶体管中植入P型掺杂剂来设定所述I/O NMOS晶体管的阈值电压(Vt);且可通过在所述I/O PMOS晶体管中植入N型掺杂剂来设定所述I/O PMOS晶体管的阈值电压(Vt)。通过掩蔽具有经设定Vt的I/O NMOS晶体管及具有经设定Vt的I/O PMOS晶体管两者，可接着在所述逻辑PMOS晶体管中形成NWELL区，且可接着在所述逻辑NMOS晶体管中形成PWELL区。可在包含逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/O PMOS晶体管的隔离区的半导体衬底中形成所描述的实例性CMOS晶体管。可在所述半导体衬底的每一隔离区中执行P型掺杂剂的毯覆式植入以设定所述I/O NMOS晶体管的阈值电压(Vt)。可通过在掩蔽所述逻辑PMOS晶体管及所述I/O NMOS晶体管两者的情况下在所述I/O PMOS晶体管中植入N型掺杂剂来设定所述I/O PMOS晶体管的阈值电 压(Vt)。可接着掩蔽具有经设定Vt的I/O NMOS晶体管、具有经设定Vt的I/O PMOS晶体管及逻辑NMOS晶体管以在所述逻辑PMOS晶体管中形成NWELL区。此后跟掩蔽具有经设定Vt的I/O NMOS晶体管、具有经设定Vt的I/O PMOS晶体管及逻辑PMOS晶体管以在所述逻辑NMOS晶体管中形成PWELL区。可在包含逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/O PMOS晶体管的隔离区的半导体衬底中形成所描述的实例性CMOS晶体管。可在所述半导体衬底的每一隔离区中执行硼的毯覆式植入以设定所述I/O NMOS晶体管的阈值电压(Vt)。可任选地通过表面硼植入来调整所述I/O NMOS晶体管的经设定VT。通过掩蔽所述逻辑PMOS晶体管及所述I/O NMOS晶体管两者，可在所述逻辑NMOS晶体管及所述I/0PM0S晶体管两者中形成深NWELL以便设定所述I/O PMOS晶体管的阈值电压(Vt)。可任选地通过表面N型植入来调整所述I/O PMOS晶体管的经设定VT。可通过掩蔽具有经设定Vt的I/O NMOS晶体管、具有经设定Vt的I/O PMOS晶体管及逻辑NMOS晶体管而在所述逻辑PMOS晶体管中形成NWELL区。可通过掩蔽具有经设定Vt的I/0NM0S晶体管、具有经设定Vt的I/O PMOS晶体管及所述逻辑PMOS晶体管而在所述逻辑匪OS晶体管中形成PWELL区。
參考附图来描述实例性实施例，附图中图1A到ID描绘在各种制作阶段处的实例性半导体装置。图2A到2D描绘在对应于图1A到ID的那些制作阶段的制作阶段处的常规半导体装置。
具体实施例方式所描述的实例性实施例图解说明用于制作双供应电压CMOS装置以获得所要I/O晶体管阈值电压的方法。可在包含用于逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/O PMOS晶体管的隔离区的半导体衬底中制作双供应电压CMOS装置。双供应电压CMOS装置的制作可包含首先将1/0 NMOS及1/0 PMOS晶体管中的每ー者的阈值电压(Vt)设定及/或调整为所要电平。可接着在掩蔽1/0 NMOS及PMOS晶体管而不影响1/0晶体管的经设定/调整Vt的情况下形成逻辑NMOS及逻辑PMOS晶体管。图1A到ID描绘在各种制作阶段处的实例性半导体装置。出于比较目的，图2A到2D描绘在常规制作エ艺的对应阶段处的半导体装置。如图1A中所展示，实例性制作エ艺以在半导体衬底110 (举例来说，硅衬底)中形成隔离结构120而开始。隔离结构120可为LOCOS(硅的局部氧化)氧化、浅沟槽隔离(STI)或其它隔离结构。图1A到ID描绘STI结构以作为代表实例性结构。图1A中的衬底110可包含用于逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/O PMOS晶体管中的一者或一者以上的隔离区。可生长薄的可弃氧化物层130以在用以形成所掲示CMOS装置的后续植入期间保护衬底110的实例性硅表面。在若干实施例中，在I/O NMOS晶体管中执行I/O NMOS Vt植入以设定I/O NMOS晶体管的阈值电压(Vt)。在一个实施例中，在图1A的140处，在半导体衬底110的每ー隔离区中执行毯覆式P型植入，举例来说，毯覆式PWELL硼植入。实例性毯覆式P型植入还可用于将I/O NMOS晶体管的随后形成的NWELL与逻辑NMOS晶体管的NWELL隔离。I/O NMOS晶 体管及逻辑NMOS晶体管中的NWELL形成可使用所属领域的技术人员已知的常规程序。应注意，尽管可在图1A及图2A的两种情况中执行毯覆式P型衬底植入140，但所掲示装置(见图1A)的植入剂量、能量及/或深度可不同于常规装置(见图2A)。举例来说，图2A中针对常规I/O NMOS Vt植入的P型衬底植入40可具有在约300KeV到约500KeV的能量下约Iell原子/cm2到约lel2原子/cm2的硼植入剂量以将常规I/O NMOS晶体管的阈值电压Vt设定为约0.1V到约0. 2V。相比之下，图1A中针对所掲示I/O NMOSVt的毯覆式P型衬底植入140可具有在约300KeV到约500KeV的能量下约lel2原子/cm2到约lel3原子/cm2的硼植入剂量以将所掲示I/O NMOS晶体管的Vt设定为所要Vt电平或接近于所要Vt电平。在一些实施例中，可执行额外表面P型植入以调整通过140处的毯覆式P型植入设定的I/O NMOS晶体管的VT。在若干实施例中，可将I/O NMOS晶体管的阈值电压(Vt)设定及/或调整为介于从约0. 2V到约1. OV或从约0. 2V到约0. 7V或从约0. 3V到约1. OV的范围内的所要电平。如图1A中所展示，虽然逻辑PMOS及/或I/O PMOS晶体管还可接收P型植入，但这些P型植入可由后续N型植入来补偿，举例来说，如图1B及图1C中所展示。在若干实施例中，可(举例来说)通过I/O PMOS晶体管中的I/O PMOS Vt植入来设定及/或调整I/O PMOS晶体管的阈值电压(Vt)。在一个实施例中，如图1B中所展示，沉积并图案化光致抗蚀剂150以覆盖逻辑PMOS晶体管及I/O NMOS晶体管且暴露I/0PM0S晶体管及逻辑NMOS晶体管。接着在155处将N型植入施加到I/O PMOS晶体管及逻辑NMOS晶体管的经暴露区。因此，可如在常规三阱CMOSエ艺中所类似执行而在逻辑NMOS晶体管中形成深NWELL( S卩，DNWELL)。在若干实施例中，深NWELL植入可为轻补偿N型植入，所述轻补偿N型植入又可由接下来在逻辑NMOS晶体管中的重P型阱/沟道停止植入来补偿。通过使用常规上存在的DNWELL掩模，光致抗蚀剂150也可使DNWELL形成通向I/
0PMOS晶体管。此不同于图2B中所展示的对应常规制造步骤，其中常规I/O PMOS晶体管以及逻辑PMOS晶体管及I/O NMOS晶体管由光致抗蚀剂50覆盖，从而仅暴露逻辑NMOS区以在逻辑NMOS晶体管中形成DNWELL。如本文中所掲示，深NWELL植入可为将I/O PMOS晶体管的Vt设定为所要Vt电平的I/O PMOS ￥:植入。举例来说，可在介于从约500keV到约700KeV的范围内的能量下以介于从约lel3原子/cm2到约2el3原子/cm2的范围内的剂量执行深NWELL植入。可将DNWELL植入选择为足以将I/O PMOS晶体管设定为所要VT。同时，可将此DNEWLL植入选择为足够轻以对包含I/O NMOS晶体管、逻辑PMOS晶体管及/或逻辑NMOS晶体管的芯片中的其它晶体管的阈值电压不具有或具有甚少影响。举例来说，用于在I/O PMOS晶体管及逻辑NMOS晶体管中形成DNWELL(见图1B)的植入剂量可显著低于用于随后在逻辑NMOS晶体管中形成PWELL及/或P沟道(见图1D)的植入剂量。具体来说，如将关于图1D所描述，在逻辑NMOS衬底中的后续PWELL形成可使用约5el2原子/cm2或更大的植入剂量。在一些实施例中，可执行额外表面N型植入以调整通过图1B中的DNWELL植入设定的I/O PMOS晶体管的Vt。在若干实施例中，可将I/O PMOS晶体管的阈值电压(Vt)设定及/或调整为介于从约-0. 2V到约-1. OV或从约-0. 2V到约-0. 7V或从约-0. 3V到约-1. OV的范围内的所要电平。
以此方式，可在不使用任何额外掩模的情况下将I/O NMOS晶体管及I/O POMS晶体管中的每ー者的阈值电压Vt设定及/或调整为所要电平。可接着在接下来形成所掲示双供应电压CMOS装置期间掩蔽各自具有适合Vt的I/O NMOS晶体管及I/O POMS晶体管。如此，逻辑晶体管的形成及Vt控制可与I/O晶体管分离。举例来说，可通过常规掩蔽及植入エ艺但在掩蔽I/O晶体管的情况下在逻辑NMOS及PMOS晶体管中形成沟道及阱，如图1C到ID中所示范性地展示。在图1C中，在移除光致抗蚀剂150之后，举例来说，可沉积并图案化另一光致抗蚀剂160以覆盖I/O NMOS晶体管、I/O PMOS晶体管及逻辑NMOS晶体管。光致抗蚀剂160可暴露逻辑PMOS晶体管以在逻辑PMOS晶体管的P区中执行标准NWELL图案。与图2C中所展示的常规方法相比，当执行标准NWELL图案以形成逻辑PMOS晶体管时，还通过光致抗蚀剂60将I/O PMOS晶体管暴露于NWELL植入。在图1D中，在移除用于图1C中的NWELL图案的光致抗蚀剂160之后，举例来说，可沉积并图案化第三光致抗蚀剂170以覆盖I/O NMOS晶体管、I/O PMOS晶体管及逻辑PMOS晶体管。光致抗蚀剂170可暴露逻辑NMOS以在逻辑NMOS晶体管的深NWELL区中执行标准PffELL图案。为进行比较，当通过使用图2D中所展示的光致抗蚀剂70在常规逻辑NMOS晶体管中执行PWELL图案时，还将I/O NMOS晶体管暴露于PWELL植入。I/O NMOS晶体管的此暴露可能影响I/O NMOS晶体管的已经设定或调整的阈值电压。在若干实施例中，为了完成所掲示双电压供应CMOS装置的形成，可接着蚀刻掉氧化物层130的与逻辑晶体管相关联的一部分。可生长栅极电介质(氧化物或氮化氧化物)。可接着形成多晶硅或金属栅极。一般来说，所有栅极可为单个多晶硅层，但可使用经不同掺杂的层来形成PMOS及NMOS栅极。在若干实施例中，可继续晶体管的形成以包含沟道植入、侧壁间隔件形成、源扱/漏极植入、栅极上及源极/漏极区域上的硅化物形成、电介质及/或金属化物的沉积等，如所属领域的技术人员已知。在若干实施例中，N型植入或NWELL形成可使用包含(举例来说)磷、硅、锗、硒、硫及/或碲的各种掺杂剂，而P型植入或PWELL形成可使用包含(举例来说)硼、被、锶、钡、锌及/或镁的掺杂剂。还可使用其它掺杂剂。在若干实施例中，可针对所掲示CMOS装置反转N型及P型区的位置及/或形成次序。所属领域的技术人员将了解，其它实施例及变化形式可在所主张发明的范围内； 且即使为简洁或简单起见，特征或步骤是在具有此些特征或步骤中的全部或仅ー些的实例性实施例的背景中加以描述的，本发明也既定涵盖具有所描述特征或步骤中的一者或一者以上的不同组合的实施例。
权利要求
1.一种制作半导体装置的方法，其包括提供包含用于逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/O PMOS晶体管的隔离区的半导体衬底；将P型掺杂剂植入到所述I/O NMOS晶体管区中以设定所述I/O NMOS晶体管的阈值电压Vt ;将N型掺杂剂植入到所述I/O PMOS晶体管区中以设定所述I/O PMOS晶体管的阈值电压Vt ;在掩蔽所述I/O NMOS及I/O PMOS晶体管区的情况下，植入N型掺杂剂以在所述逻辑 PMOS晶体管区中形成NWELL区；及在掩蔽所述I/O NMOS及I/O PMOS晶体管区的情况下，植入P型掺杂剂以在所述逻辑 NMOS晶体管区中形成PWELL区。
2.根据权利要求1所述的方法，其中将所述P型掺杂剂植入到所述I/ONMOS晶体管区中以设定所述I/O NMOS晶体管阈值电压还将P型掺杂剂植入到所述逻辑NMOS晶体管区、 所述逻辑PMOS晶体管区及所述I/O PMOS晶体管区中。
3.根据权利要求2所述的方法，其中将所述N型掺杂剂植入到所述I/OPMOS晶体管区中以设定所述I/o PMOS晶体管电压VT还将N型掺杂剂植入到所述逻辑NMOS晶体管区中。
4.根据权利要求3所述的方法，其中在掩蔽所述I/ONMOS晶体管区及所述逻辑PMOS 晶体管区的情况下完成将所述N型掺杂剂植入到所述I/O PMOS晶体管区中以设定所述I/ O PMOS晶体管电压Vt。
5.根据权利要求4所述的方法，其中在掩蔽所述逻辑NMOS晶体管区、所述I/0NM0S晶体管区及所述I/o PMOS晶体管区的情况下完成植入所述N型掺杂剂以在所述逻辑PMOS晶体管区中形成所述NWELL区。
6.根据权利要求5所述的方法，其中在掩蔽所述逻辑PMOS晶体管区、所述I/0NM0S晶体管区及所述I/o PMOS晶体管区的情况下完成植入所述P型掺杂剂以在所述逻辑NMOS晶体管区中形成所述PWELL区。
7.根据权利要求1所述的方法，其中将所述N型掺杂剂植入到所述I/OPMOS晶体管区中以设定所述I/o PMOS晶体管电压VT还将N型掺杂剂植入到所述逻辑NMOS晶体管区中。
8.根据权利要求7所述的方法，其中在掩蔽所述I/ONMOS晶体管区及所述逻辑PMOS 晶体管区的情况下完成将所述N型掺杂剂植入到所述I/O PMOS晶体管区中以设定所述I/ O PMOS晶体管电压Vt。
9.根据权利要求1所述的方法，其中将所述N型掺杂剂植入到所述I/OPMOS晶体管区中以设定所述I/o PMOS晶体管电压Vt还将N型掺杂剂植入到所述逻辑NMOS晶体管区中。
10.根据权利要求1所述的方法，其中在掩蔽所述I/ONMOS晶体管区及所述逻辑PMOS 晶体管区的情况下完成将所述N型掺杂剂植入到所述I/O PMOS晶体管区中以设定所述I/ O PMOS晶体管电压Vt。
11.根据权利要求1所述的方法，其中在掩蔽所述逻辑NMOS晶体管区、所述I/0NM0S晶体管区及所述I/O PMOS晶体管区的情况下完成植入所述N型掺杂剂以在所述逻辑PMOS晶体管区中形成所述NWELL区。
12.根据权利要求1所述的方法，其中在掩蔽所述逻辑PMOS晶体管区、所述I/0NM0S晶体管区 及所述I/O PMOS晶体管区的情况下植入所述P型掺杂剂以在所述逻辑NMOS晶体管区中形成所述PWELL区。
全文摘要
各种实施例提供用于制作具有所要I/O晶体管阈值电压的双供应电压CMOS装置的方法。可在包含用于逻辑NMOS晶体管、逻辑PMOS晶体管、I/O NMOS晶体管及I/OPMOS晶体管的隔离区的半导体衬底(110)中制作所述双供应电压CMOS装置。具体来说，所述制作可首先将所述I/O NMOS晶体管及所述I/O PMOS晶体管中的每一者的阈值电压(VT)设定及/或调整为所要电平。可接着在掩蔽I/O NMOS及I/O PMOS晶体管而不影响所述I/O晶体管的所述经设定/调整VT的情况下形成逻辑NMOS及逻辑PMOS晶体管。
文档编号H01L21/8238GK103026485SQ201180036518
公开日2013年4月3日 申请日期2011年8月17日 优先权日2010年8月17日
发明者熊伟泽, 格雷格·C·鲍德温 申请人:德州仪器公司