专利名称：一种利用上掩膜实现高性能铜互连的方法
技术领域：
本发明涉及半导体制造领域，尤其是一种利用上掩膜实现高性能铜互连的方法。
背景技术：
在半导体集成电路工业中，高性能的集成电路芯片需要高性能的后段电学连接。金属铜由于它的低电阻率特性，在先进集成电路芯片中得到了越来越广泛的应用。从铝线到铜线，材料的改变带来了电阻率的巨大降低。随着集成电路技术的进步，芯片复杂程度的增加，这意味着芯片内的后段互连线的电阻成为性能的瓶颈之一。如何有效地降低电阻，成为后段互连的一个重要研究课题。从电阻公式，我们可以得到一些启发
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(上图公式中，R代表电阻，P代表材料的电阻率，L代表导线长度，W代表互连线宽度，H代表互连线的厚度。)随着芯片尺寸的缩小，密度的提高和芯片复杂度的提高，互连线的宽度不断减小，互连线的总长度L也无可避免的增大的。可以减少电阻的因素只剩下电阻率和厚度了。而从铝互连切换到铜互连，就是降低互连线的电阻率从而实现总体电阻的降低的。而对于同种材料而言，其电阻率基本是一定的。因此，可以用于降低高端铜互连线的电阻的唯一因素就只有提高互连线的厚度H了。为了更准确的表征厚度对电阻的影响，半导体技术中采用方块电阻(sheet resistance，也叫薄层电阻，计算公式为Rs= P/H，R=Rs*L/W)来表征。这样对于相同工艺的不同形状的互连线，方块电阻能精确的表征出厚度对电阻的影响，而不受导线长度和宽度的影响。事实上，由于金属填充工艺和刻蚀工艺的限制，嵌入式的铜互连结构要成功实现，其基本工艺条件要求高宽比不能过大，即对于某一宽度的铜互连线，其厚度不能太厚。因为厚度太厚，意味着沟槽结构深度很大，将不利于刻蚀工艺控制蚀刻的形貌和尺寸，而金属填充工艺也比较难完成完全填充，这样反而会增大电阻，降低互连的可靠性，带来非常不利的影响。因此不可能无限制的增大互连线的整体厚度来降低电阻。
发明内容
针对现有的后段电学连接结构存在的上述问题，本发明提供一种利用上掩膜实现高性能铜互连的方法。本发明解决技术问题所采用的技术手段为
一种利用上掩膜实现高性能铜互连的方法，包括一存在金属互连层的半导体基底，其中，包括如下具体步骤
步骤a、于所述半导体基底的金属互连层上形成一复合结构，所述复合结构由下到上依次是刻蚀停止层、介质层、上覆层、刻蚀调整层和掩膜层，所述刻蚀调整层为氧化硅薄膜；步骤b、对所述复合结构进行刻蚀，于所述掩膜层形成金属互联结构的图案并使刻蚀停止于所述刻蚀调整层；
步骤C、于所述金属互联结构图案中，将预定需要加深的区域的所述刻蚀调整层去除；步骤d、于所述金属互连结构图案中预定形成通孔的位置进行光刻和部分刻蚀，使所述复合结构上形成预定深度的通孔图案；
步骤e、对所述复合结构进行刻蚀，以形成所述金属互联结构图案勾勒的沟槽与通孔；步骤f、于所述沟槽和通孔内镶嵌金属，使所述金属充满所述沟槽和通孔；步骤g、平整所述复合结构表面。上述利用上掩膜实现高性能铜互连的方法，其中，所述刻蚀停止层为掺氮碳化硅层。上述利用上掩膜实现高性能铜互连的方法，其中，所述介质层的相对介电常数为2-4. 2。上述利用上掩膜实现高性能铜互连的方法，其中，所述上覆层为氧化硅层。上述利用上掩膜实现高性能铜互连的方法，其中，所述氧化硅薄膜的形成方法为化学汽相沉积。上述利用上掩膜实现高性能铜互连的方法，其中，所述掩膜层为氮化钛金属层。上述利用上掩膜实现高性能铜互连的方法，其中，所述步骤b中刻蚀所述复合结构地方法为利用光刻将所述金属互联结构图案转移至所述掩膜层，刻蚀去除所述金属互联结构图案内的掩膜层。上述利用上掩膜实现高性能铜互连的方法，其中，所述步骤c中去除所述刻蚀调整层的方法为利用一预定义光罩，刻蚀所述预订需要加深的区域的所述刻蚀调整层，刻蚀方式为等离子体干法刻蚀，所述刻蚀停止于所述上覆层。上述利用上掩膜实现高性能铜互连的方法，其中，所述步骤f中，镶嵌的金属为铜。上述利用上掩膜实现高性能铜互连的方法，其中，所述步骤g中平整所述复合结构表面的方法为化学机械研磨。上述利用上掩膜实现高性能铜互连的方法，其中，所述掺氮碳化硅层的形成方法为化学汽相沉积。上述利用上掩膜实现高性能铜互连的方法，其中，所述介质层的形成方法为化学汽相沉积。上述利用上掩膜实现高性能铜互连的方法，其中，所述氧化硅层的形成方法为化学汽相沉积。上述利用上掩膜实现高性能铜互连的方法，其中，所述氮化钛金属层的形成方法为物理汽相沉积。上述利用上掩膜实现高性能铜互连的方法，其中，所述金属铜与所述复合结构上的沟槽及通孔之间存在阻挡层。上述利用上掩膜实现高性能铜互连的方法，其中，所述金属铜的镶嵌方法为电镀。上述利用上掩膜实现高性能铜互连的方法，其中，所述阻挡层为钽或氮化钽。上述利用上掩膜实现高性能铜互连的方法，其中，所述钽或淡化钽阻挡层的形成方法为物理汽相沉积。
本发明的有益效果是
通过本发明的工艺流程和方法，利用添加的氧化硅刻蚀深度调整层，对铜互连线沟槽的深度进行选择性改变，从而使符合条件的特定区域的铜互连线方块电阻降低，从而实现选择性降低芯片互连电阻的目的。经过本发明的运用，可以在不改变整体铜互连深度，不增大工艺难度，不缩小工艺窗口的前提下，最大程度的降低互联电阻，从而降低芯片的信号延迟，降低损耗，提高芯片整体性能。
图1是本发明一种利用上掩膜实现高性能铜互连的方法的流程图2是本发明一种利用上掩膜实现高性能铜互连的方法的步骤a完成后的剖面状态结构图3是本发明一种利用上掩膜实现高性能铜互连的方法的步骤b完成后的剖面状态结构图4是本发明一种利用上掩膜实现高性能铜互连的方法的步骤c完成后的剖面状态结构图5是本发明一种利用上掩膜实现高性能铜互连的方法的步骤d完成后的剖面状态结构图6是本发明一种利用上掩膜实现高性能铜互连的方法的步骤e完成后的剖面状态结构图7是本发明一种利用上掩膜实现高性能铜互连的方法的步骤f完成后的剖面状态结构图8是本发明一种利用上掩膜实现高性能铜互连的方法的步骤g完成后的剖面状态结构图。
具体实施例方式下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。如图1所示，本发明一种利用上掩膜实现高性能铜互连的方法，包括一存在金属互连层110的半导体基底100，其中，包括如下具体步骤
如图2所示，步骤a、于半导体基底100的金属互连层110上形成一复合结构200，复合结构200由下到上依次是刻蚀停止层210、介质层220、上覆层230、刻蚀调整层240和掩膜层 250。其中所述刻蚀停止层210为掺氮碳化硅层，其形成方法可以是化学汽相沉积；介质层220可以是氟掺杂氧化硅玻璃，掺碳氧化硅，多孔低介电常数材料，实际应用中也可以是传统的介质材料如氧化硅，硼磷氧化硅玻璃等相对介电常数为2 - 4. 2的介电材质，其形成方法可以是化学汽相沉积；上覆层230为氧化硅层，其形成方法可以是化学汽相沉积；刻蚀调整层240为氧化硅薄膜，其厚度范围为几纳米至数百纳米，其厚度选择根据所需调整深度的大小及调整层薄膜与铜互连介质薄膜的不同材料刻蚀选择比共同决定，其形成方法可以是化学汽相沉积；掩膜层250为氮化钛金属层，其形成方法可以是物理气相沉积。如图3所示，步骤b、对复合结构200进行刻蚀，于掩膜层250形成金属互联结构的图案300并使刻蚀停止于刻蚀调整层210 ；其中刻蚀复合结构200的方法为形成光阻400并利用光刻将金属互联结构图案300转移至掩膜层250，刻蚀去除金属互联结构图案300内的掩膜层250。如图4所示，步骤C、于金属互联结构图案300中，将预订需要加深的区域310的刻蚀调整层240去除；去除刻蚀调整层MO的方法为利用一预定义光罩410覆盖不需要加深的区域，刻蚀预订需要加深的区域310的刻蚀调整层M0，刻蚀方式为等离子体干法刻蚀，刻蚀停止于上覆层230。如图5所示，步骤d、于金属互连结构图案300中预定形成通孔340的位置进行光刻和部分刻蚀，使复合结构200上形成预定深度的通孔330的图案；通孔340的图案经过部分刻蚀的方法后使通孔340结构暂时停留在介质层220中间，这样有利于减少最终通孔340结构在去除光阻的过程中的损伤，在此步骤中通过调节部分刻蚀的深度来控制最终形态中沟槽与通孔的深度比例。如图6所示，步骤e、对复合结构200进行刻蚀，以形成金属互联结构图案300勾勒的沟槽330与通孔340 ；去除光阻后，基底100表面只保留了具有金属互联结构图案300特征的掩模层250。利用掩模层250的阻挡，对基底100上的复合结构200进行等离子体干法刻蚀，形成沟槽330，同时使通孔340刻蚀到介质层220底部，并打开刻蚀阻挡层210以便于原基底100上的金属互连层110的连通。由于刻蚀调整层240的作用使预定需要加深区域310的沟槽330比其他区域的沟槽330更深。如图7所示，步骤f、于沟槽330和通孔340内镶嵌金属350，使金属350充满沟槽340和通孔350 ；其中，镶嵌的金属350为铜，金属350与复合结构200上的沟槽330及通孔340之间存在阻挡层(未在图中标出)，阻挡层为钽或氮化钽，其形成方法为物理汽相沉积。于阻挡层上形成一铜的籽晶层，采用电镀的方法于铜的籽晶层上继续填充使铜充满沟槽330和通孔340，其中此铜填充步骤须有一定量的冗余以弥补后续表面平整步骤中可能造成的金属铜的损失。如图8所示，步骤g、平整复合结构200表面，去除镶嵌步骤产生的铜冗余以及掩膜层、刻蚀调整层和上覆层，平整复合结构200表面的方法为化学机械研磨。从图8中可以看出沟槽加深区域310的铜互连线有较大的厚度，即该区域的铜有较大的导电截面，因此具有较低的方块电阻Rs。又由于该区域的铜深度小于通孔340中铜的深度，可以保证加深的铜互连线能够顺利实现良好的填充，工艺能力上不受限制。实际上，本发明也可以用于单层嵌入式(单大马士革)工艺中。只要铜的填充工艺能保证铜能顺利填充到结构中，并且所选沟槽加深区域下方的结构不受到不利影响。以上所述仅为本发明较佳的实施例，并非因此限制本发明的申请专利范围，所以凡运用本发明说明书及图示内容所作出的等效结构变化、利用公知的与本发明中提到具等同作用的物质进行代替，利用公知的与本发明中提到的手段方法具等同作用的手段方法进行替换，所得到的实施方式或者实施结果均包含在本发明的保护范围内。
权利要求
1.一种利用上掩膜实现高性能铜互连的方法，包括一存在金属互连层的半导体基底，其特征在于，包括如下具体步骤步骤a、于所述半导体基底的金属互连层上形成一复合结构，所述复合结构由下到上依次是刻蚀停止层、介质层、上覆层、刻蚀调整层和掩膜层，所述刻蚀调整层为氧化硅薄膜；步骤b、对所述复合结构进行刻蚀，于所述掩膜层形成金属互联结构的图案并使刻蚀停止于所述刻蚀调整层；步骤C、于所述金属互联结构图案中，将预定需要加深的区域的所述刻蚀调整层去除；步骤d、于所述金属互连结构图案中预定形成通孔的位置进行光刻和部分刻蚀，使所述复合结构上形成预定深度的通孔图案；步骤e、对所述复合结构进行刻蚀，以形成所述金属互联结构图案勾勒的沟槽与通孔；步骤f、于所述沟槽和通孔内镶嵌金属，使所述金属充满所述沟槽和通孔；步骤g、平整所述复合结构表面。
2.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述刻蚀停止层为掺氮碳化硅层。
3.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述介质层的相对介电常数为2 - 4.2。
4.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述上覆层为氧化硅层。
5.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述氧化硅薄膜的形成方法为化学汽相沉积。
6.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述掩膜层为氮化钛金属层。
7.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述步骤b中刻蚀所述复合结构地方法为利用光刻将所述金属互联结构图案转移至所述掩膜层，刻蚀去除所述金属互联结构图案内的掩膜层。
8.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述步骤c中去除所述刻蚀调整层的方法为利用一预定义光罩，刻蚀所述预订需要加深的区域的所述刻蚀调整层，刻蚀方式为等离子体干法刻蚀，所述刻蚀停止于所述上覆层。
9.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述步骤f中，镶嵌的金属为铜。
10.如权利要求1所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述步骤g中平整所述复合结构表面的方法为化学机械研磨。
11.如权利要求2所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述掺氮碳化硅层的形成方法为化学汽相沉积。
12.如权利要求3所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述介质层的形成方法为化学汽相沉积。
13.如权利要求4所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述氧化硅层的形成方法为化学汽相沉积。
14.如权利要求6所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述氮化钛金属层的形成方法为物理汽相沉积。
15.如权利要求9所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述金属铜与所述复合结构上的沟槽及通孔之间存在阻挡层。
16.如权利要求9所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述金属铜的镶嵌方法为电镀。
17.如权利要求15所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述阻挡层为钽或氮化钽。
18.如权利要求17所述利用上掩膜实现高性能铜互连的方法，其特征在于，所述钽或淡化钽阻挡层的形成方法为物理汽相沉积。
全文摘要
本发明公开了一种利用上掩膜实现高性能铜互连的方法，包括一存在金属互连层的半导体基底，其中，于半导体基底的金属互连层上形成一复合结构，由下到上依次是刻蚀停止层、介质层、上覆层、刻蚀调整层和掩膜层，刻蚀调整层为氧化硅薄膜。本发明的有益效果是通过本发明的工艺流程和方法，利用添加的氧化硅刻蚀深度调整层，对铜互连线沟槽的深度进行选择性改变，从而使符合条件的特定区域的铜互连线方块电阻降低，从而实现选择性降低芯片互连电阻的目的。经过本发明的运用，可以在不改变整体铜互连深度，不增大工艺难度，不缩小工艺窗口的前提下，最大程度的降低互联电阻，从而降低芯片的信号延迟，降低损耗，提高芯片整体性能。
文档编号H01L21/768GK102569177SQ20121001496
公开日2012年7月11日 申请日期2012年1月18日 优先权日2012年1月18日
发明者姬峰, 张亮, 李磊, 胡友存, 陈玉文 申请人:上海华力微电子有限公司