CMOS器件及其制造方法与流程

本发明涉及一种CMOS器件及其制造方法，特别是涉及一种通过掺杂来改变应力层性质的CMOS器件及其制造方法。

背景技术：
各种应力工程技术已经被广泛应用于亚130nm技术及以下技术代。CMOS技术中使用应力工程的核心考虑是PMOS和NMOS对于不同类型的应力响应不同。具体地，通过向沟道区施加压应力而提高PMOS性能，而向沟道区施加张应力而提高NMOS性能。一种主要的方法包括使用应力诱导覆盖层。CVD氮化硅是应力覆盖层的一种常用选择，可以通过调整沉积条件例如温度和频率来改变应力的大小和种类。可以使用标准的光刻/刻蚀技术来选择性沉积应力诱导覆盖层，例如仅在PMOS上沉积压应力薄膜。也可以使用双应力垫层(DSL)应用于DSL工艺中的PMOS和NMOS，其中采用标准光刻/刻蚀技术来在NMOS上选择性沉积张应力氮化硅薄膜，而在PMOS上选择性沉积压应力氮化硅薄膜。具体地，该方法包括先在NMOS和PMOS上都沉积相同的张应力的SiN薄膜，随后采用光刻胶覆盖NMOS区域而暴露PMOS区域，蚀刻去除暴露的PMOS区域的张应力SiN，在PMOS上再次沉积压应力的SiN垫层，采用光刻胶覆盖PMOS区域而暴露NMOS区域，蚀刻去除暴露的NMOS区域的压应力SiN，最后去除PMOS区域上剩余的光刻胶。该方法需要多步涂胶、光刻、刻蚀，工艺复杂、成本较高。此外，PMOS上沉积压应力SiN薄膜时，高温高压等沉积工艺参数的改变将影响NMOS区域保留的张应力SiN薄膜的性质，除了改变应力大小以外甚至可能改变应力种类，从而大大影响力NMOS沟道区载流子迁移率的提升，器件性能下降。另一种主要方法包括使用富含硅的材料-特别是SiGe-来调节沟道应力。该制造方法包括在弛豫的SiGe下层上外延生长Si。由于Si层的晶格伸展以仿效下层SiGe的较大晶格常数，这使得在Si层中导入了张应力。这种方法有效避免了工艺参数变化导致SiN覆盖层应力大小和种类的变化造成的难题，但是对于PMOS、NMOS器件需要采用不同的衬底，例如SiGe和SiC，这使得制造CMOS时不能完全兼容于现有的单一Si衬底工艺，需要在Si衬底上额外生长SiGe或SiC，工艺更复杂，且各个参数调整难度较大。总之，在现有的应力MOSFET中，传统的应力提供方法工艺复杂、成本高昂且可靠性较低，因此亟需一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS器件及其制造方法。

技术实现要素：
由上所述，本发明的目的在于提供一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS器件及其制造方法。为此，本发明提供了一种CMOS器件，包括：第一MOSFET；与第一MOSFET类型不同的第二MOSFET；覆盖在第一MOSFET上的第一应力层，具有第一应力；覆盖在第二MOSFET上的第二应力层，其中第二应力层中具有掺杂离子，从而具有与第一应力不同的第二应力。其中，第一应力和第二应力类型相同，且第二应力的绝对值小于第一应力。其中，第二应力的类型与第一应力不同。其中，第一应力或第二应力之一为零应力。其中，掺杂离子包括Ge、Xe、Ga、In、Sb、As及其组合。其中，第一应力层和/或第二应力层包括氮化硅、DLC。本发明还提供了一种CMOS器件的制造方法，包括步骤：形成第一MOSFET，以及与第一MOSFET类型不同的第二MOSFET；在第一MOSFET和第二MOSFET上形成第一应力层，具有第一应力；选择性地向第二MOSFET上的第一应力层掺杂，掺杂离子使得第二MOSFET上的部分第一应力层转变为第二应力层，具有与第一应力不同的第二应力。其中，第一应力和第二应力类型相同，且第二应力的绝对值小于第一应力。其中，第二应力的类型与第一应力不同。其中，第一应力或第二应力之一为零应力。其中，选择性地向第二MOSFET上的第一应力层掺杂的步骤具体包括：形成光刻胶图形，覆盖第一MOSFET上的第一应力层而暴露第二MOSFET上的第一应力层；采用离子注入，向暴露的第一应力层中掺杂，掺杂离子使得第二MOSFET上暴露的部分第一应力层转变为第二应力层，具有与第一应力不同的第二应力；去除光刻胶图形。其中，离子注入掺杂离子之后，还在200～1200℃温度下进行热处理。其中，掺杂离子包括Ge、Xe、Ga、In、Sb、As及其组合。其中，第一应力层和/或第二应力层包括氮化硅、DLC。依照本发明的CMOS器件及其制造方法，利用分区离子注入方法实现了双应力垫层，无需光刻/刻蚀去除PMOS区的张应力层或NMOS区的压应力层，简化了工艺，降低了成本，同时也避免了沉积工艺的热过程对NMOS区或PMOS区域垫层中应力可能造成的破坏。附图说明以下参照附图来详细说明本发明的技术方案，其中：图1至图3为依照本发明的CMOS器件制造方法各步骤的剖面示意图；以及图4为依照本发明的CMOS器件制造方法的流程图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。以下将参照图1至图3的剖面示意图来详细说明依照本发明的CMOS器件及其制造方法各步骤。首先，参照图4以及图1，在第一MOSFET和第二MOSFET上沉积第一应力层。提供衬底1，依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。基于与现有CMOS工艺兼容的考虑，优选地使用体硅或SOI。在衬底1中形成浅沟槽隔离(STI)2，例如先光刻/刻蚀衬底1形成浅沟槽然后采用LPCVD、PECVD、HDPCVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底1，形成STI2，其中STI2的填充材料可以是氧化物、氮化物或氮氧化物。虽然如图1中所示STI2左右分别为类型不同的第一MOSFET(例如左侧的NMOS)和第二MOSFET(例如右侧的PMOS)，但是依照版图设计需要，具体的PMOS、NMOS分布以及相互位置关系可以随意调整，而不限于如图1所示的紧密相邻。例如第一MOSFET为PMOS，而第二MOSFET为NMOS。在整个晶片表面也即衬底1和STI2表面依次沉积栅极绝缘层3和栅极导电层4，并在STI2包围的有源区内将要形成沟道区的位置上方刻蚀形成多个栅极堆叠结构3/4。其中对于后栅工艺而言，栅极堆叠结构是伪栅极堆叠结构，将在后续工艺中去除，因此栅极绝缘层3优选为氧化硅的垫层，(伪)栅极导电层4优选为多晶硅、非晶硅或微晶硅甚至是氮化硅。对于前栅工艺而言，栅极堆叠结构3/4将在后续工艺中保留，因此栅极绝缘层3优选为氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx、HfLaON铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层；栅极导电层4则可为多晶硅、多晶锗硅、金属、金属合金，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金；栅极导电层4还可以包括金属的氮化物，其组成包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。栅极导电层4中还可掺杂有C、F、N、O、B、P、As、Al、Ga、Yb、Tb、Er等元素以调节功函数或导电能力。优选地，NMOS和PMOS栅极导电层4的材质不同，以精细地调节功函数从而调整阈值电压。以每个栅极堆叠结构3/4为掩膜，对于两侧的衬底1(PMOS和NMOS)分别进行源漏离子注入，形成轻掺杂(LDD)的源漏扩展区5。对于NMOS掺杂P、As、Sb等形成n型的源漏扩展区，对于PMOS掺杂B、BF2、Ga、In等形成p型的源漏扩展区。在附图1中，附图标记5A代表第一MOSFET(可以是NMOS，或者是PMOS)的源漏扩展区，附图标记5B则代表第二MOSFET(与第一MOSFET相反，可以是PMOS，或者是NMOS)的源漏扩展区。在每个栅极堆叠结构3/4两侧形成栅极侧墙6。例如在器件表面沉积氧化硅、氮化硅或其复合层的侧墙材料层然后刻蚀形成栅极侧墙6。以栅极侧墙6为掩膜，再次分别进行源漏离子注入，形成重掺杂的源漏区7。与源漏扩展区5类似，7A代表第一MOSFET的源漏区，7B代表第二MOSFET的源漏区。以栅极侧墙6为掩模，执行自对准硅化物工艺，在整个器件表面沉积Pt、Co、Ni、Ti等金属或金属合金的薄膜，然后高温退火处理，使得源漏区5、7中所含的硅与金属发生反应生成如CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等源漏接触金属硅化物8以降低源漏接触电阻，从而进一步提高器件性能。在整个器件表面沉积第一应力层9，覆盖了第一和第二MOSFET的源漏接触金属硅化物8、栅极侧墙6、栅极导电层4以及STI2。采用LPCVD、PECVD、HDPCVD等常规方法在第一MOSFET和第二MOSFET上沉积氮化硅材质的第一应力层9，其中调节沉积工艺参数使得第一应力层9具有第一应力，第一应力适用于提高第一MOSFET沟道区载流子迁移率。例如，当第一MOSFET是NMOS时，第一应力为张应力。类似地，当第一MOSFET是PMOS时，第一应力为压应力。第一应力的绝对值大小例如大于1GPa并优选介于2～10GPa。此外，第一应力层9也可以是其他应力材料，例如类金刚石无定形碳(DLC)，具有更高的应力，例如4～12GPa。参照图4和图2，形成覆盖第一MOSFET的光刻胶图形，暴露第二MOSFET。采用旋涂的方法在第一MOSFET和第二MOSFET上涂覆光刻胶10，然后采用光刻掩膜板对光刻胶10曝光、显影，去除部分的光刻胶10，仅在第一MOSFET区域上保留覆盖了第一应力层9的光刻胶图形10，而暴露第二MOSFET区域上的部分应力层9。参照图4和图2，以光刻胶图形为掩膜，向第二MOSFET区域上暴露的第一应力层9掺杂，掺杂的方式包括离子注入，并且离子注入之后优选地在200～1200℃下进行热处理以增强掺杂离子的热运动。掺杂离子改变了暴露的第一应力层9的应力大小和/或类型，使得该部分的第一应力层9转变为应力类型不同的第二应力层11。例如第一MOSFET是NMOS、第二MOSFET是PMOS时，第一应力层9具有张应力，第二应力层11具有应力状态远低于张应力的第二应力(例如第二应力的应力绝对值小于第一应力的绝对值，例如为低张应力或者零应力；或者类型与之相反，为压应力)，并且优选为压应力；第一MOSFET是PMOS、第二MOSFET是NMOS时，第一应力层9具有压应力，第二应力层11具有应力状态远低于压应力的第二应力(例如第二应力的应力绝对值小于第一应力的绝对值，例如为低压应力或者零应力；或者类型与之相反，为张应力)，并且优选为张应力。掺杂离子包括Ge、Xe、Ga、In、Sb、As及其组合。具体而言，掺杂离子对于PMOS而言包括Ge、Xe、Ga、In及其组合，对于NMOS而言包括Ge、Xe、Sb、As及其组合，并且优选地采用统一的Ge来调节应力以简化工艺。参照图4和图3，去除覆盖在第一MOSFET区域上的光刻胶图形，形成最终的具有双应力层的CMOS器件结构。该CMOS器件包括：第一MOSFET；与第一MOSFET类型不同的第二MOSFET；覆盖在第一MOSFET上的第一应力层，具有第一应力；覆盖在第二MOSFET上的第二应力层，其中第二应力层中具有掺杂离子，从而具有与第一应力不同的第二应力。特别地，第二应力层与第一应力层材质相同，仅由于掺杂离子而导致应力不同。该器件的各个结构的材质在上述形成方法中已经详述，在此不再赘述。依照本发明的CMOS器件及其制造方法，利用分区离子注入方法实现了双应力垫层，无需光刻/刻蚀去除PMOS区的张应力层或NMOS区的压应力层，简化了工艺，降低了成本，同时也避免了沉积工艺的热过程对NMOS区或PMOS区域垫层中应力可能造成的破坏。尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。