专利名称：半导体器件的交替排列的p柱和n柱的形成方法
技术领域：
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种半导体器件的交替排列的P柱和N柱的形成方法。
背景技术：
交替排列的P型半导体薄层和N型半导体薄层结构即交替排列的P柱和N柱结构被广泛的应用于各种半导体器件中，如超级结半导体器件。现有半导体器件的交替排列的P柱和N柱的形成方法包括步骤如图1A所示，先在半导体衬底11上生长N或P型硅外延层12。如图1B所示，然后在硅外延层12上刻蚀深沟槽13。如图1C所示，最后用P或N硅外延14填充深沟槽13，从而形成交替排列的P柱和N柱。现有方法的难点是沟槽填充。由于沟槽的深度比较深，一般在30微米以上，深宽比一般在5以上，所以在硅外延填充后一般会有空洞残留，影响器件性能。
发明内容
本发明所要解决的技术问题是提供一种半导体器件的交替排列的P柱和N柱的形成方法，能降低半导体外延填充沟槽的难度以及降低半导体外延填充沟槽后的空洞残留，能提高半导体外延填充沟槽的质量以及提高器件的性能和产品的良率。为解决上述技术问题，本发明提供的半导体器件的交替排列的P柱和N柱的形成方法包括以下步骤步骤一、在硅片衬底上形成具有第一导电类型的第一半导体层。步骤二、在所述第一半导体层上生长第一介质膜。步骤三、采用光刻刻蚀工艺在所述第一半导体层中形成多个第一沟槽；刻蚀形成所述第一沟槽时，所述第一沟槽的区域外的所述第一半导体层用所述第一介质膜保护；所述第一沟槽的区域用于形成第二导电类型柱，各相邻的所述第一沟槽之间的所述第一半导体层的区域用于形成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱为交替排列的结构。步骤四、在所述第一沟槽的底部表面和侧壁表面生长第二介质膜。步骤五、用选择性刻蚀工艺去除所述第一沟槽的底部表面的所述第二介质膜、保留所述第一沟槽的侧壁表面的所述第二介质膜。步骤六、采用刻蚀工艺对所述第一沟槽底部的所述第一半导体层进行刻蚀形成第二沟槽；刻蚀形成所述第二沟槽时，所述第一沟槽的区域外的所述第一半导体层用所述第一介质膜保护、所述第一沟槽的侧壁用所述第二介质膜保护。步骤七、用选择性外延工艺在所述第二沟槽中生长具有第二导电类型的第二半导体层，所述第二半导体层将所述第二沟槽完全填充，所述第二半导体层的顶部会过生长并延伸到所述第一沟槽中并从侧面将所述第一沟槽的侧壁表面的所述第二介质膜覆盖。步骤八、对所述第二半导体层进行反刻，直至将所述第一沟槽的侧壁表面的所述第二介质膜完全暴露出来。步骤九、将所述第一沟槽的侧壁表面的所述第二介质膜去除。步骤十、用选择性外延工艺在所述第一沟槽中生长具有第二导电类型的第三半导体层，所述第三半导体层将所述第一沟槽完全填充，所述第三半导体层的底部和所述第二半导体层的顶部连接形成一整体结构的半导体外延层；步骤十一、用化学机械研磨工艺对所述第一沟槽顶部进行平坦化并去除所述第一介质膜从而形成交替排列的P柱和N柱，其中由填充于所述第一沟槽和所述第二沟槽中的所述第三半导体层和所述第二半导体层组成所述第二导电类型柱、由各相邻的所述第二导电类型柱之间的所述第一半导体层组成所述第一导电类型柱。 进一步的改进是，所述第一导电类型为N型，所述第一导电类型柱为N柱，所述第二导电类型为P型，所述第二导电类型柱为P柱；或者，所述第一导电类型为P型，所述第一导电类型柱为P柱，所述第二导电类型为N型，所述第二导电类型柱为N柱。进一步的改进是，步骤二中所述第一介质膜为氧化硅、氮化硅或氮氧化硅中的至少一种。进一步的改进是，步骤四中所述第二介质膜为氧化硅、氮化硅或氮氧化硅中的至少一种，且所述第一介质膜和所述第二介质膜的组成材料不同。进一步的改进是，步骤七中所述选择性外延工艺使得所述第二半导体层只在所述第二沟槽内部生长、在所述第一介质膜表面和所述第一沟槽的侧壁的所述第二介质膜表面上不生长。进一步的改进是，步骤十中所述第三半导体层会过长到所述第一沟槽的顶部，步骤十一中的所述化学机械研磨工艺通过去除过长到所述第一沟槽顶部的所述第三半导体层实现所述第一沟槽顶部的平坦化；所述第一介质膜为所述化学机械研磨工艺过程中的阻挡层。进一步的改进是，半导体器件包括超级结半导体器件。本发明通过将沟槽分成上下两部分，并依次对下部分沟槽和上部分沟槽进行半导体材料的选择性外延填充，从而能够使得每次选择性外延填充时沟槽的深宽比降低，从而能降低硅外延填充沟槽的难度，这样也就能降低硅外延填充沟槽后的空洞残留，最后能提高硅外延填充沟槽的质量， 以及提高器件的性能和产品的良率。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1A-图1C是现有半导体器件的交替排列的P柱和N柱的形成方法各步骤中的器件结构图；图2是本发明实施例半导体器件的交替排列的P柱和N柱的形成方法的流程图；图3A-图31是本发明实施例半导体器件的交替排列的P柱和N柱的形成方法各步骤中的器件结构图。
具体实施例方式如图2所示，是本发明实施例半导体器件的交替排列的P柱和N柱的形成方法的流程图。本发明实施例半导体器件为超级结半导体器件，本发明实施例半导体器件的交替排列的P柱和N柱的形成方法包括以下步骤步骤一、如图3A所示，在硅片衬底I上形成具有第一导电类型的第一半导体层2。本发明实施例中所述第一半导体层2为一娃层,在其它实施例中所述第一半导体层2也能为其它材料组成。步骤二、如图3A所示，在所述第一半导体层2上生长第一介质膜3。所述第一介质膜3为氧化硅、氮化硅或氮氧化硅中的至少一种。步骤三、如图3B所示，采用光刻刻蚀工艺在所述第一半导体层2中形成多个第一沟槽5 ;刻蚀形成所述第一沟槽5时，所述第一沟槽5的区域外的所述第一半导体层2用所述第一介质膜3保护。所述第一沟槽5的区域用于形成第二导电类型柱，各相邻的所述第一沟槽5之间的所述第一半导体层2的区域用于形成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱为交替排列的结构。步骤四、如图3B所示，在所述第一沟槽5的底部表面和侧壁表面生长第二介质膜4。所述第二介质膜4为氧化硅、氮化硅或氮氧化硅中的至少一种，且所述第一介质膜3和所述第二介质膜4的组成材料不同。步骤五、如图3 C所示，用选择性刻蚀工艺去除所述第一沟槽5的底部表面的所述第二介质膜4、保留所述第一沟槽5的侧壁表面的所述第二介质膜4 ;保留在所述第一沟槽5的侧壁表面的所述第二介质膜4标示为第二介质膜41。步骤六、如图3D所示，采用刻蚀工艺对所述第一沟槽5底部的所述第一半导体层2进行刻蚀形成第二沟槽6 ;刻蚀形成所述第二沟槽6时，所述第一沟槽5的区域外的所述第一半导体层2用所述第一介质膜3保护、所述第一沟槽5的侧壁用所述第二介质膜41保护。较佳为，所述第一沟槽5和所述第二沟槽6的深度相同。步骤七、如图3E所示，用选择性外延工艺在所述第二沟槽6中生长具有第二导电类型的第二半导体层7，所述第二半导体层7将所述第二沟槽6完全填充。所述选择性外延工艺使得所述第二半导体层7只在所述第二沟槽6内部生长、在所述第一介质膜3表面和所述第一沟槽5的侧壁的所述第二介质膜表面上不生长，但是所述第二半导体层7的顶部会过生长并延伸到所述第一沟槽5中并从侧面将所述第一沟槽5的侧壁表面的所述第二介质膜41覆盖。本发明实施例中所述第二半导体层7为硅层，在其它实施例中所述第二半导体层7也能为其它材料组成。步骤八、如图3F所示，对所述第二半导体层7进行反刻，直至将所述第一沟槽5的侧壁表面的所述第二介质膜41完全暴露出来。反刻后，所述第二半导体层7的标示更改为第二半导体层71。步骤九、如图3G所示，将所述第一沟槽5的侧壁表面的所述第二介质膜41去除。步骤十、如图3H所示，用选择性外延工艺在所述第一沟槽5中生长具有第二导电类型的第三半导体层，所述第三半导体层将所述第一沟槽5完全填充，所述第三半导体层的底部和所述第二半导体层71的顶部连接形成一整体结构即半导体外延层72，所述第三半导体层会过长到所述第一沟槽5的顶部即半导体外延层72顶部会凸出到高于所述第一介质膜3的表面。本发明实施例中所述第三半导体层为硅层，在其它实施例中所述第三半导体层也能为其它材料组成。步骤十一、如图31所示，用化学机械研磨工艺对所述第一沟槽5顶部进行平坦化；所述化学机械研磨工艺通过去除过长到所述第一沟槽5顶部的所述第三半导体层实现所述第一沟槽5顶部的平坦化；所述第一介质膜3为所述化学机械研磨工艺过程中的阻挡层。去除所述第一介质膜3，最后形成交替排列的P柱和N柱，其中由填充于所述第一沟槽5和所述第二沟槽6中的所述第三半导体层和所述第二半导体层7组成所述第二导电类型柱73、由各相邻的所述第二导电类型柱73之间的所述第一半导体层2组成所述第一导电类型柱21。当所述第一导电类型为N型时，所述第一导电类型柱为N柱，所述第二导电类型为P型，所 述第二导电类型柱为P柱；当所述第一导电类型为P型时，所述第一导电类型柱为P柱，所述第二导 电类型为N型，所述第二导电类型柱为N柱。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种半导体器件的交替排列的P柱和N柱的形成方法，其特征在于，包括以下步骤 步骤一、在硅片衬底上形成具有第一导电类型的第一半导体层； 步骤ニ、在所述第一半导体层上生长第一介质膜； 步骤三、采用光刻刻蚀エ艺在所述第一半导体层中形成多个第一沟槽；刻蚀形成所述第一沟槽时，所述第一沟槽的区域外的所述第一半导体层用所述第一介质膜保护；所述第一沟槽的区域用于形成第二导电类型柱，各相邻的所述第一沟槽之间的所述第一半导体层的区域用于形成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱为交替排列的结构； 步骤四、在所述第一沟槽的底部表面和侧壁表面生长第二介质膜； 步骤五、用选择性刻蚀エ艺去除所述第一沟槽的底部表面的所述第二介质膜、保留所述第一沟槽的侧壁表面的所述第二介质膜； 步骤六、采用刻蚀エ艺对所述第一沟槽底部的所述第一半导体层进行刻蚀形成第二沟槽；刻蚀形成所述第二沟槽时，所述第一沟槽的区域外的所述第一半导体层用所述第一介质膜保护、所述第一沟槽的侧壁用所述第二介质膜保护； 步骤七、用选择性外延エ艺在所述第二沟槽中生长具有第二导电类型的第二半导体层，所述第二半导体层将所述第二沟槽完全填充，所述第二半导体层的顶部会过生长井延伸到所述第一沟槽中并从侧面将所述第一沟槽的侧壁表面的所述第二介质膜覆盖； 步骤八、对所述第二半导体层进行反刻，直至将所述第一沟槽的侧壁表面的所述第二介质膜完全暴露出来； 步骤九、将所述第一沟槽的侧壁表面的所述第二介质膜去除； 步骤十、用选择性外延エ艺在所述第一沟槽中生长具有第二导电类型的第三半导体层，所述第三半导体层将所述第一沟槽完全填充，所述第三半导体层的底部和所述第二半导体层的顶部连接形成一整体结构的半导体外延层； 步骤十一、用化学机械研磨エ艺对所述第一沟槽顶部进行平坦化并去除所述第一介质膜从而形成交替排列的P柱和N柱，其中由填充于所述第一沟槽和所述第二沟槽中的所述第三半导体层和所述第二半导体层组成所述第二导电类型柱、由各相邻的所述第二导电类型柱之间的所述第一半导体层组成所述第一导电类型柱。
2.如权利要求1所述的半导体器件的交替排列的P柱和N柱的形成方法，其特征在于所述第一导电类型为N型，所述第一导电类型柱为N柱，所述第二导电类型为P型，所述第ニ导电类型柱为P柱；或者，所述第一导电类型为P型，所述第一导电类型柱为P柱，所述第ニ导电类型为N型，所述第二导电类型柱为N柱。
3.如权利要求1所述的半导体器件的交替排列的P柱和N柱的形成方法，其特征在于步骤ニ中所述第一介质膜为氧化硅、氮化硅或氮氧化硅中的至少ー种。
4.如权利要求1或3所述的半导体器件的交替排列的P柱和N柱的形成方法，其特征在干步骤四中所述第二介质膜为氧化硅、氮化硅或氮氧化硅中的至少ー种，且所述第一介质膜和所述第二介质膜的组成材料不同。
5.如权利要求1所述的半导体器件的交替排列的P柱和N柱的形成方法，其特征在于步骤七中所述选择性外延エ艺使得所述第二半导体层只在所述第二沟槽内部生长、在所述第一介质膜表面和所述第一沟槽的侧壁的所述第二介质膜表面上不生长。
6.如权利要求1所述的半导体器件的交替排列的P柱和N柱的形成方法，其特征在于步 骤十中所述第三半导体层会过生长到所述第一沟槽的顶部，步骤十一中的所述化学机械研磨エ艺通过去除过长到所述第一沟槽顶部的所述第三半导体层实现所述第一沟槽顶部的平坦化；所述第一介质膜为所述化学机械研磨エ艺过程中的阻挡层。
7.如权利要求1所述的半导体器件的交替排列的P柱和N柱的形成方法，其特征在于半导体器件包括超级结半导体器件。
全文摘要
本发明公开了一种半导体器件的交替排列的P柱和N柱的形成方法，包括步骤形成第一半导体层；生长第一介质膜；在第一半导体层中形成多个第一沟槽；第一沟槽的内部表面生长第二介质膜；去除第一沟槽的底部表面的第二介质膜；对第一沟槽底部的第一半导体层进行刻蚀形成第二沟槽；用选择性外延工艺在第二沟槽中生长第二半导体层；对第二半导体层进行反刻直至将第二介质膜完全暴露出来；将第二介质膜去除；用选择性外延工艺在第一沟槽中生长第三半导体层；进行ＣＭＰ平坦化并去除第一介质膜。本发明能降低半导体外延填充沟槽的难度以及降低半导体外延填充沟槽后的空洞残留，能提高半导体外延填充沟槽的质量以及提高器件的性能和产品的良率。
文档编号H01L21/20GK103035493SQ201210197239
公开日2013年4月10日 申请日期2012年6月15日 优先权日2012年6月15日
发明者刘继全 申请人:上海华虹Nec电子有限公司