半导体器件及其制造方法
【专利摘要】本申请公开了一种半导体器件及其制造方法。一示例方法可以包括：在衬底上形成第一掩蔽层；以第一掩蔽层为掩模，形成带应力的源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了使用包括高K栅介质和金属栅导体的栅堆叠。为避免栅堆叠的性能退化，包括这种栅堆叠的半导体器件通常利用替代栅工艺来制造。替代栅工艺涉及在栅侧墙之间限定的孔隙中形成高K栅介质和金属栅导体。然而，由于器件尺寸的缩小，要在如此小的孔隙中形成高K栅介质和金属导体越来越困难。
【发明内容】
[0003]本公开的目的至少部分地在于提供一种半导体器件及其制造方法。
[0004]根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在衬底上形成第一掩蔽层；以第一掩蔽层为掩模，形成带应力的源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体。
[0005]根据本公开的另一方面，提供了一种制造半导体器件，包括:衬底；衬底；在衬底上形成的源区和漏区以及栅堆叠，其中，所述栅堆叠包括:栅介质；和栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上，以及位于栅堆叠所述一侧的源区和漏区之一包括带应力的半导体材料。
【专利附图】
【附图说明】
[0006]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0007]图1-12是示出了根据本公开实施例的制造半导体器件流程的示意图；
[0008]图13-17是示出了根据本公开实施例的制造半导体器件流程的示意图；
[0009]图18是示出了根据本公开另一实施例的半导体器件的示意图；
[0010]图19-23是示出了根据本公开另一实施例的制造半导体器件流程的示意图。
【具体实施方式】
[0011]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0012]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0013]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0014]在常规工艺中，在利用“伪”栅堆叠以及该伪栅堆叠两侧的侧墙在衬底中制造出源区和漏区之后，保留两侧的侧墙而在侧墙之间限定出孔隙，通过填充孔隙来形成真正的栅堆叠。与此不同，在本公开中，提出了一种“替代侧墙”工艺。在形成源区和漏区之后，保留源区和漏区之一一侧存在的材料层，并在该保留的材料层的侧壁上以侧墙的形式形成栅堆叠(特别是，栅导体)。从而可以在较大的空间(具体地，大致为栅区+源区和漏区中另一个的区域)上来形成栅堆叠，相比于仅在侧墙之间的小孔隙中形成栅堆叠的常规工艺，可以使得工艺更加容易进行。
[0015]根据本发明的实施例，可以利用掩蔽层来在衬底上的有源区中形成源区和漏区。具体地，例如可以利用第一掩蔽层来掩蔽有源区，露出有源区的一部分，可以对该部分进行处理以形成源区和漏区之一。另外，可以利用第二掩蔽层来掩蔽有源区，露出有源区的另一部分，可以对该另一部分进行处理以形成源区和漏区中另一个。
[0016]第一和第二掩蔽层可以按各种方式来形成，只要它们能够掩蔽有源区并露出有源区的相应部分，从而在源/漏形成工艺中充当掩模。另外，第二掩蔽层可以包括第一掩蔽层的一部分。
[0017]在如上所述形成源区和漏区之后，可以对第二掩蔽层进行构图，以去除第二掩蔽层的一部分，从而进一步露出有源区的又一部分。可以在露出的该又一部分上来形成栅堆叠。例如，栅堆叠可以通过侧墙工艺来形成。为了便于第二掩蔽层的构图，第二掩蔽层优选地包括由不同材料构成的若干部分，这些部分中的至少一些相对于彼此可以具有刻蚀选择性，从而可以选择性去除其中的一些部分。
[0018]本公开可以各种形式呈现，以下将描述其中一些示例。
[0019]首先，参照图1-12，描述根据本公开一实施例的制造半导体器件的流程。
[0020]如图1所示，提供衬底100。该衬底100可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在衬底100上，可以形成有浅沟槽隔离(STI)102，用以隔离单独器件的有源区。STI102例如可以包括氧化物(例如，氧化硅)。这里需要指出的是，在以下描述的示例中，为方便说明，仅描述了形成单个器件的情况。但是本公开不局限于此，而是可以应用于形成两个或更多器件的情况。
[0021]接下来，如图2所示，可选地在衬底100的表面上例如通过沉积形成一薄氧化物层(例如，氧化硅)104。该氧化物层104例如具有5-10nm的厚度，可以在随后用来形成界面层(Interfacial layer, IL)。在衬底100上(在形成氧化物层104的情况下,在氧化物层104的表面上)例如通过沉积形成厚度约为100-200nm的第一子掩蔽层106。例如，第一子掩蔽层106可以包括氮化物(例如，氮化硅)，且可以通过例如反应离子刻蚀(RIE)被构图为覆盖有源区的一部分(该部分大致对应于随后形成的源区或漏区)。
[0022]在形成氧化物层104的情况下，如图3所示，可以相对于第一子掩蔽层106(例如，氮化物)和衬底100 (例如，体Si)，选择性刻蚀氧化物层104，以形成例如厚度约为0.5-lnm的IL 108。这里，为了图示方便，并没有示出IL 108的厚度与氧化物层104的厚度之间的差异。
[0023]另外，如图3所示，在第一子掩蔽层106的侧壁上形成第一子侧墙112。例如，该第一子侧墙112被形成为具有约5-50nm的宽度，以覆盖有源区的一部分(该部分大致对应于随后形成的栅区)。第一子侧墙112例如可以包括多晶硅或非晶硅。在第一子侧墙112的侧壁上，可以形成第二子侧墙114。例如，第二子侧墙114可以包括氧化物(例如，氧化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。存在多种手段来形成侧墙，在此不对侧墙的形成进行详细描述。
[0024]这样，第一子侧墙112和第二子侧墙114(构成“第一侧墙”)以及第一子掩蔽层106(构成“第一掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一。例如，这可以如下进行。
[0025]具体地，如图3 (其中的竖直箭头)所示,可以进行延伸区(extension)注入，以形成延伸区116。例如，对于P型器件，可以通过注入P型杂质如In、BF2或B ;对于η型器件，可以通过注入η型杂质如As或P，来形成延伸区。这里需要指出的是，图3中的虚线框116仅仅是为了图示方便而示出为规则的矩形形状。实际上，延伸区116的形状由注入工艺决定，并且可能没有明确的边界。另外，为了优化性能，可以在延伸区注入之前，进行晕圈(halo)注入，如图3中的倾斜箭头所示。例如，对于P型器件，可以通过注入η型杂质如As或P ;对于η型器件,可以通过注入P型杂质如In、BF2或B,来形成晕圈(未示出)。
[0026]然后，如图4所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，使得延伸区116与将要形成的沟道区之间有一定的交迭。
[0027]根据本公开的一实施例，可以形成带应力的源/漏区，以改善器件性能。这种带应力的源/漏区例如可以如图5所示来形成。具体地，可以以第一掩蔽层为掩模，对衬底100进行选择性刻蚀，然后在刻蚀后的衬底100上例如通过外延生长形成源/漏区118。例如，源/漏区118可以包括与衬底100不同成分的半导体材料，从而例如由于两者之间的晶格常数不同而产生应力。对于P型器件，源/漏区118可以带压应力；而对于η型器件，源/漏区118可以带拉应力。例如，在衬底100包括体Si的情况下，对于P型器件，源/漏区118可以包括SiGe(例如，Ge原子百分比为约15_75% );而对于η型器件，源/漏区108可以包括S1:C(例如，C原子百分比为约0.2-2% )。在外延生长源/漏区108的同时，可以进行原位掺杂，以将其掺杂为相应的导体类型。
[0028]本领域技术人员可以想到多种方式来形成这种带应力的源/漏区，在此不再赘述。
[0029]另外，在该示例中，由于第一子侧墙112包括多晶硅或非晶硅，因此在第一子侧墙112的顶部也可能生长有与源/漏区108相同的材料。
[0030]接下来，如图6所示，在衬底100上形成第二子掩蔽层120，以至少覆盖上述形成的源区和漏区之一。第二子掩蔽层120例如可以包括氧化物(如氧化硅)。然后可以进行平坦化处理例如化学机械抛光(CMP)，以露出第一掩蔽层(第一子掩蔽层106、第一子侧墙112和第二子侧墙114)，以便随后进行处理。这里需要指出的是，在CMP之后，第一子侧墙112顶部的外延生长层可能已经被完全去除，尽管附图中仍然示出了该层。
[0031]在此，优选地，在形成第二子掩蔽层120之前，先去除第二子侧墙114。例如，可以通过对氮化物进行选择性刻蚀，来去除第二子侧墙114。由于第一子掩蔽层106的厚度(例如，100-200nm)远大于第二子侧墙114的宽度(5_20nm)，因此在通过选择性刻蚀去除第二子侧墙114的过程中，基本不会对第一子掩蔽层106造成影响。
[0032]随后，如图7所示，可以通过相对于第一子侧墙112(例如，多晶硅或非晶硅)以及第二子掩蔽层120、氧化物层104 (例如，氧化硅)，选择性刻蚀第一子掩蔽层106 (例如，氮化硅)，以去除第一掩蔽层106。这种选择性刻蚀例如可以通过热磷酸来进行。
[0033]此时，如图7所示，第二子掩蔽层120和第一子侧墙112 (构成上述的“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，这可以如下进行。
[0034]具体地，如图7所示，可以进行延伸区(extension)注入，以形成延伸区124。例如，对于P型器件，可以通过注入P型杂质如IruBF2或B ;对于η型器件，可以通过注入η型杂质如As或P,来形成延伸区。这里需要指出的是，图?中的虚线框124仅仅是为了图示方便而示出为规则的矩形形状。实际上，延伸区124的形状由注入工艺决定，并且可能没有明确的边界。另外，为了优化性能，可以在延伸区注入之前，进行晕圈(halo)注入。例如，对于P型器件，可以通过注入η型杂质如As或P ;对于η型器件，可以通过注入P型杂质如In、BF2或B,来形成晕圈(未示出)。
[0035]然后，如图8所示，可以进行源/漏注入，形成源/漏注入区126。对于P型器件，可以通过注入P型杂质如IruBF2或B ;对于η型器件，可以通过注入η型杂质如As或P，来形成源/漏注入区。这里需要指出的是，图`8中的虚线框126仅仅是为了图示方便而示出为规则的矩形形状。实际上，源/漏注入区126的形状由注入工艺决定，并且可能没有明确的边界。
[0036]根据本公开的另一实施例，如图9所示，可以先在第一子侧墙112的侧壁上形成第二侧墙122，然后再进行源/漏形成工艺。例如，第二侧墙122可以包括氮化物(如，氮化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。这样，如图9所示，第二子掩蔽层120、第一侧墙(在该示例中由于去除了第二子侧墙，仅包括第一子侧墙112)和第二侧墙122 (构成“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，可以利用以上结合图7和8所述的工艺，形成晕圈(未示出)、延伸区124和源/漏注入区126。
[0037]接下来，如图10所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，形成最终的源/漏区128。
[0038]随后，可以通过选择性刻蚀，去除第二侧墙122和第一子侧墙112。例如，第二侧墙122 (例如，氮化硅)可以通过热磷酸来选择性去除，第一子侧墙1012(例如，多晶硅或非晶硅)可以通过TMAH溶液来选择性去除。这样，就在第二子掩蔽层120的一侧留下了较大的空间(大致对应于栅区+所述源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。
[0039]然后，如图11所示，形成栅堆叠。具体地，例如可以通过沉积形成栅介质层130。例如，栅介质层130可以包括高K栅介质材料如HfO2，厚度可以为约2-4nm。可选地，在形成栅介质130之前，可以重构IL。例如，如以上参考附图3所述，可以通过对氧化物层104进行选择性刻蚀，来形成IL(未示出)。在栅介质层130上，可以以侧墙的形式形成栅导体134。在形成栅导体时，例如可以通过控制侧墙形成工艺中的参数如沉积厚度、RIE参数等，使得所形成的侧墙形式的栅导体134基本上位于下方已经形成的源区和漏区之间。例如，栅导体134可以包括金属栅导体材料如T1、Co、N1、Al、W及其合金等。优选地，在栅介质层130和栅导体134之间还可以形成功函数调节层132。功函数调节层132例如可以包括TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa, NiTa, MoN, TiSiN, TiCN, TaAlC,TiAlN, TaN, PtS1、Ni3S1、Pt、Ru、Ir、Mo、HfRu、RuOx 及其组合，厚度可以约为 2-10nm。
[0040]此后，如图12所示，可以通过沉积形成层间电介质层136，并进行平坦化处理如CMP。层间电介质层136可以包括氧化物(例如，氧化硅)、氮化物或其组合。然后，可以形成与源区和漏区相对应的接触部140。接触部140例如可以包括金属如W、Cu等。根据一实施例，为了增强接触，还可以在源区和漏区中形成金属硅化物层138，从而接触部140通过金属硅化物层138与源区和漏区接触。金属硅化物层138例如可以包括NiPtSi。存在多种手段来形成金属硅化物层138和接触部140，在此不再赘述。
[0041]这样，就得到了根据本公开实施例的示例半导体器件。如图12所示，该半导体器件可以包括在衬底上形成的源区和漏区(118、128)以及栅堆叠(130，132，134)。栅堆叠，尤其是其中的栅导体134，以侧墙的形式形成于栅堆叠一侧(图12中的左侧)的掩蔽层(或者说，电介质层)120的侧壁上。该侧(图12中的左侧)的源/漏区118可以带应力。
[0042]以下，参照图13-17，描述根据本公开另一实施例的制造半导体器件的流程。图13-17与图1-12中相似的附图标记表示相似的部件。在以下描述中，主要说明该实施例与上述实施例之间的不同。
[0043]如图13所示，提供衬底200，该衬底200上可以形成有STI 202。在衬底200的表面上，可选地可以形成薄氧化物层204。关于衬底200和氧化物层204的详情，可以参见以上结合图1-2对于衬底100和氧化物层104的描述。
[0044]在衬底200上(在形成氧化物层204的情况下，在氧化物层204的表面上)例如通过沉积形成厚度约为100-200nm的第一掩蔽层206。例如,第一掩蔽层206可以包括氮化物(例如，氮化硅)，且可以通过例如RIE被构图为露出有源区的一部分(该部分大致对应于随后形成的源区或漏区)。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一，该源区和漏区之一优选地带应力。例如，可以利用以上结合图3和4所述的工艺，形成晕圈(未示出)、延伸区216。关于晕圈、延伸区216的详情，可以参见以上结合图3和4的描述。然后，可以利用以上结合图5所述的工艺，形成源区和漏区之一218。
[0045]接下来，如图15所示，在衬底上形成第二子掩蔽层220，以至少覆盖与上述形成的源区和漏区之一。第二子掩蔽层220例如可以包括氧化物(例如，氧化硅)。然后可以进行平坦化处理例如CMP，以露出第一掩蔽层206，以便通过选择性刻蚀，去除第一掩蔽层206。
[0046]然后，如图16所示，在第二子掩蔽层220的侧壁上形成第一侧墙212。例如，该第一侧墙212被形成为具有约15nm-60nm的宽度，以覆盖有源区的一部分(该部分大致对应于随后形成的栅区)。第一侧墙212例如可以包括多晶硅或非晶硅。[0047]这样，第二子掩蔽层220和第一侧墙212 (构成“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，可以利用以上结合图9所述的工艺，形成晕圈(未示出)、延伸区224和源/漏注入区226。关于晕圈、延伸区224和源/漏注入区226的详情，可以参见以上结合图9的描述。
[0048]接下来，如图17所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，形成最终的源/漏区228。
[0049]随后，可以通过选择性刻蚀，去除第一侧墙212。例如，第一侧墙212 (例如，多晶硅或非晶硅)可以通过TMAH溶液来选择性去除。这样，就在第二子掩蔽层220的一侧留下了较大的空间(大致对应于栅区+所述源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。例如，可以依次形成栅介质层230、功函数调节层232以及侧墙形式的栅导体234(如以上结合图11所述)。图17所示的器件与图11所示的器件在结构上基本一致。之后可以沉积层间电介质层236并进行平坦化，形成接触部等外围部件，在此不再赘述。
[0050]尽管在对图13-17所示的实施例进行描述时并未提及IL，但是可以如上述实施例一样进行形成IL的工艺。
[0051]图18是示出了根据本公开另一实施例的半导体器件的示意图。
[0052]图18所示的半导体器件与图17所示的半导体器件的不同之处在于:栅堆叠，尤其是其中的栅导体234，以侧墙的形式形成于栅堆叠一侧(图18中的左侧)的第二侧墙214的侧壁上。
[0053]图18所示的器件可以按以上结合图13-17所述的工艺来制造。其中，第二侧墙214例如可以是在去除第一侧墙212 (参见以上结合图17的描述)之后，在第二子掩蔽层220的侧壁上另外形成的。例如，该第二侧墙214可以包括氮化物(例如，氮化硅)，其厚度可以为5-20nm。或者，第二侧墙214例如可以是在去除第一掩蔽层206 (参见以上结合图15的描述)的过程中，通过保留第一掩蔽层206的一部分而形成的。或者，第二侧墙214可以形成在第二子掩蔽层220的侧壁上，然后在第二侧墙214的侧壁上形成第一侧墙212 (参见图16)。
[0054]以下，参照图19-23，描述根据本公开另一实施例的制造半导体器件的流程。图19-23与图1-12中相似的附图标记表示相似的部件。在以下描述中，主要说明该实施例与上述实施例之间的不同。
[0055]如图19所示，提供衬底2000，该衬底2000上可以形成有STI2002。在衬底2000的表面上，可选地可以形成薄氧化物层2004。关于衬底2000和氧化物层2004的详情，可以参见以上结合图1-2对于衬底100和氧化物层104的描述。
[0056]在衬底2000上(在形成氧化物层2004的情况下，在氧化物层2004的表面上)例如通过沉积形成厚度约为100-200nm的第一子掩蔽层2006。例如,第一子掩蔽层2006可以包括氧化物(例如，氧化硅)。在第一子掩蔽层2006的侧壁上，可以形成第一子侧墙2014。例如，第一子侧墙2014可以包括氮化物(例如，氮化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。
[0057]这样，第一子掩蔽层2006和第一子侧墙2014(构成“第一掩蔽层”)露出有源区的一部分(大致对应于随后形成的源区或漏区)。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一，该源区和漏区之一优选地带应力。例如，可以利用以上结合图3和4所述的工艺，形成晕圈(未示出)、延伸区2016。关于晕圈、延伸区2016和源/漏注入区2018的详情，可以参见以上结合图3和4的描述。然后，可以利用以上结合图5所述的工艺，形成源区和漏区之一 2018，如图20所示。
[0058]接下来，如图21所示，在衬底上形成第二子掩蔽层2020，以至少覆盖与上述形成的源区和漏区之一。第二子掩蔽层2020例如可以包括氮化物(例如，氮化硅)。然后可以进行平坦化处理例如CMP，以露出第一子掩蔽层2006、第一子侧墙2014，之后通过选择性刻蚀，去除第一子掩蔽层2006。
[0059]然后，如图22所示，在第一子侧墙2014的侧壁上形成第二子侧墙2012。第二子侧墙2012被形成为具有约5-50nm的宽度，以覆盖有源区的一部分(大致对应于随后形成的栅区)。第二子侧墙2012例如可以包括多晶硅或非晶硅。在第二子侧墙2012的侧壁上，可以形成第三子侧墙2022。例如，第三子侧墙2022可以包括氧化物(例如，氧化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。
[0060]这样，第二掩蔽层2020、第一子侧墙214、第二子侧墙2012和第三子侧墙2022 (构成“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，可以利用以上结合图9和10所述的工艺，形成源/漏区2028。
[0061]随后，如图23所示，可以通过选择性刻蚀，去除第二子侧墙2012和第三子侧墙2022，使得留下第一子侧墙2014。这样，就在第一子侧墙2014的一侧留下了较大的空间(大致对应于栅区+所述源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。
[0062]接下来的操作可以与图11和12所示的操作相同，在此不再赘述。例如，形成栅堆叠(包括栅介质层2030、功函数调节层2032和侧墙形式的栅导体2034)，并形成层间电介质层2036。得到的器件与图12所示的器件也基本上类似。
[0063]尽管在对图19-23所示的实施例进行描述时并未提及IL，但是可以如上述实施例一样进行形成IL的工艺。
[0064]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0065]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种制造半导体器件的方法，包括: 在衬底上形成第一掩蔽层； 以第一掩蔽层为掩模，形成带应力的源区和漏区之一； 在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个； 去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个； 形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体。
2.根据权利要求1所述的方法，其中，形成带应力的源区和漏区之一包括: 以第一掩蔽层为掩模，选择性刻蚀衬底；以及 在刻蚀后的衬底上形成与衬底成分不同的半导体材料，以形成所述源区和漏区之一。
3.根据权利要求2所述的方法，其中，在选择性刻蚀衬底之前，该方法还包括: 以第一掩蔽层为掩模，进行延伸区注入；以及 进行退火，以激活注入的杂质。
4.根据权利要求3所述的方法，还包括: 执行晕圈注入。
5.根据权利要求1所述的方法，其中形成第一掩蔽层的操作包括: 在衬底上形成第一子掩蔽层；以及 在第一子掩蔽层的侧壁上形成第一侧墙， 形成第二掩蔽层的操作包括: 在衬底上形成第二子掩蔽层，并去除第一子掩蔽层， 其中，第二子掩蔽层和第一侧墙两者形成所述第二掩蔽层， 以及 去除第二掩蔽层的一部分的操作包括: 去除第一侧墙的至少一部分。
6.根据权利要求5所述的方法，其中，形成第一侧墙的操作包括: 在第一子掩蔽层的侧壁上形成第一子侧墙；以及 在第一子侧墙的侧壁上形成第二子侧墙。
7.根据权利要求6所述的方法，其中，形成第二掩蔽层的操作还包括: 在第一侧墙的侧壁上形成第二侧墙，所述第一侧墙夹于所述第二侧墙和第二子掩蔽层之间； 其中第二子掩蔽层、第一侧墙和第二侧墙一起形成所述第二掩蔽层。
8.根据权利要求7所述的方法，其中，去除第二掩蔽层的一部分的操作包括: 去除第二侧墙和第一子侧墙。
9.根据权利要求8所述的方法，其中， 第一子掩蔽层包括氮化物， 第二子掩蔽层包括氧化物， 第一子侧墙包括多晶硅或非晶硅， 第二子侧墙包括氮化物， 第二侧墙包括氮化物。
10.根据权利要求1所述的方法，其中形成第二掩蔽层的操作包括:在衬底上形成第二子掩蔽层，并去除第一掩蔽层的至少一部分；以及 在第二子掩蔽层或者在第一掩蔽层的剩余部分的侧壁上形成第一侧墙， 其中，第二子掩蔽层、可能的第一掩蔽层的剩余部分和第一侧墙一起形成所述第二掩蔽层，以及 去除第二掩蔽层的一部分的操作包括: 去除第一侧墙。
11.根据权利要求10所述的方法，其中形成第一掩蔽层的操作包括: 形成第一子掩蔽层；以及 在第一子掩蔽层的侧壁上形成第一子侧墙， 去除第一掩蔽层的至少一部分的操作包括: 去除第一子掩蔽层。
12.根据权利要求11所述的方法，其中，形成第一侧墙的操作包括: 在第一子侧墙的侧壁上形成第二子侧墙；以及 在第二子侧墙的侧壁上形成第三子侧墙。
13.根据权利要求12所述的方法，其中， 第一子掩蔽层包括氧化物， 第二子掩蔽层包括氮化物， 第一子侧墙包括氮化物， 第二子侧墙包括多晶硅或非晶硅， 第三子侧墙包括氧化物。
14.根据权利要I所述的方法，其中，形成源区和漏区中另一个包括: 执行延伸区注入；和 执行源/漏注入。
15.根据权利要求14所述的方法，其中，形成源区和漏区中另一个还包括: 执行晕圈注入。
16.一种半导体器件，包括: 衬底； 在衬底上形成的源区和漏区以及栅堆叠， 其中，所述栅堆叠包括: 栅介质；和 栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上，以及 位于栅堆叠所述一侧的源区和漏区之一包括带应力的半导体材料。
17.根据权利要求16所述的半导体器件，其中，栅介质层包括高K电介质材料,栅导体包括金属栅导体材料。
18.根据权利要求16所述的半导体器件，还包括:设置在栅介质层和栅导体之间的功函数调节层。
19.根据权利要求16所述的半导体器件，其中，对于P型器件，所述源区和漏区之一带压应力；对于η型器件，所述源区和漏区之一带拉应力。
20.根据权利要求19所述的半导体器件，其中，所述衬底包括Si，对于P型器件，所述源区和漏区之一包括SiGe，对于η型器件，所述源区`和漏区之一包括S1:C。
【文档编号】H01L21/28GK103515233SQ201210210600
【公开日】2014年1月15日 申请日期:2012年6月20日 优先权日:2012年6月20日
【发明者】朱慧珑, 梁擎擎, 钟汇才 申请人:中国科学院微电子研究所