一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；形成用于填充铜互连金属的沟槽和通孔；在所述沟槽和通孔的侧壁及底部形成一含碳和氮的覆盖层；形成一合金CuMn层，以覆盖所述覆盖层以及所述通孔的底部；形成一铜互连金属层，以填满所述沟槽和通孔；研磨所述铜互连金属层，以露出所述覆盖层。根据本发明，在研磨所述铜互连金属层以露出所述层间介电层的过程中，可以避免应力作用导致的在由所述合金CuMn层构成的铜互连金属扩散阻挡层和所述层间介电层的界面处出现的层间脱离现象。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种铜互连金属扩散阻挡层的形成方法。
【背景技术】
[0002]当CMOS的制造工艺节点达到45nm及以下时，在布线阶段使用低k/超低k值材料构成层间介电层以降低RC延迟。在使用双大马士革工艺在所述层间介电层中形成用于填充铜互连金属的通孔和沟槽之后，分别依次沉积铜互连金属扩散阻挡层、铜互连金属；接着，研磨所述铜互连金属层以露出所述层间介电层。由于低k/超低k值材料构成的所述层间介电层的机械强度很差，在上述研磨的过程中，所述层间介电层会受到一定程度的破坏。
[0003]所述铜互连金属扩散阻挡层的材料通常为Ta/TaN，由于所述Ta/TaN阻挡层只能阻止铜金属互连线向下层层间介电层中的扩散，因此，应用可靠性更高的合金CuMn来作为铜互连金属扩散阻挡层的材料。但是，在研磨所述铜互连金属层以露出所述层间介电层的过程中，由于应力的作用，在所述合金CuMn层构成的铜互连金属扩散阻挡层和所述层间介电层的界面处会出现层间脱离现象，从而影响CMOS的性能。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；形成用于填充铜互连金属的沟槽和通孔；在所述沟槽和通孔的侧壁及底部形成一含碳和氮的覆盖层；形成一合金CuMn层，以覆盖所述覆盖层以及所述通孔的底部；形成一铜互连金属层，以填满所述沟槽和通孔；研磨所述铜互连金属层，以露出所述覆盖层。
[0006]进一步，采用化学气相沉积工艺形成所述蚀刻停止层和所述层间介电层。
[0007]进一步，所述蚀刻停止层的材料为SiCN或SiC。
[0008]进一步，所述层间介电层的构成材料为具有低k/超低k值的材料。
[0009]进一步，采用双大马士革工艺形成所述沟槽和通孔。
[0010]进一步，所述双大马士革工艺的顺序为先形成通孔后形成沟槽。
[0011]进一步，所述双大马士革工艺为一体蚀刻工艺。
[0012]进一步，所述一体蚀刻工艺包括下述步骤:在所述层间介电层上形成一金属硬掩膜层；在所述金属硬掩膜层上形成用于蚀刻所述通孔的图形；在所述图案化的金属硬掩膜层上再形成一层间介电层；在该层层间介电层上形成光刻胶，并在所述光刻胶上形成用于蚀刻所述沟槽的图形；执行一等离子体干法蚀刻过程，以形成所述沟槽和通孔。
[0013]进一步，所述金属硬掩膜层的构成材料为TiN或BN。
[0014]进一步，采用化学气相沉积工艺形成所述覆盖层。
[0015]进一步，所述覆盖层由自下而上依次层叠的掺杂碳的硅材料层和掺杂碳与氮的硅材料层构成。
[0016]进一步，所述覆盖层由自下而上依次层叠的SiC层和SiCN层构成。
[0017]进一步，所述覆盖层的厚度不小于400埃。
[0018]进一步，在形成所述合金CuMn层之前，还包括采用氩离子溅射工艺去除位于所述通孔底部的覆盖层和蚀刻停止层的步骤。
[0019]进一步,采用物理气相沉积工艺形成所述合金CuMn层。
[0020]进一步，采用电镀工艺形成所述铜互连金属层。
[0021]进一步，在所述研磨步骤之后或之前，还包括一固化步骤。
[0022]进一步，所述固化为热固化或紫外线固化。
[0023]进一步，在所述固化过程中，部分合金CuMn层被氧化形成铜互连金属层扩散阻挡层。
[0024]根据本发明，在研磨所述铜互连金属层以露出所述层间介电层的过程中，可以避免应力作用导致的在由所述合金CuMn层构成的铜互连金属扩散阻挡层和所述层间介电层的界面处出现的层间脱离现象。
【专利附图】
【附图说明】
[0025]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0026]附图中:
[0027]图1A-图1E为本发明提出的铜互连金属扩散阻挡层的形成方法的各步骤的示意性剖面图；
[0028]图2为本发明提出的铜互连金属扩散阻挡层的形成方法的流程图。
【具体实施方式】
[0029]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0030]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的铜互连金属扩散阻挡层的形成方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0031]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0032]下面，参照图1A-图1E和图2来描述本发明提出的铜互连金属扩散阻挡层的形成方法的详细步骤。
[0033]参照图1A-图1E，其中示出了本发明提出的铜互连金属扩散阻挡层的形成方法的各步骤的示意性剖面图。[0034]首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构。
[0035]在所述半导体衬底100上形成有有源器件层。所述有源器件层包括栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在所述半导体衬底100中位于所述栅极结构的正下方的两侧形成有源/漏区，在源/漏区之间是沟道区；在所述栅极结构以及源/漏区上形成有自对准硅化物。为了简化，图示中只示出所述半导体衬底100。
[0036]接下来，采用化学气相沉积工艺在所述半导体衬底100上形成一蚀刻停止层101，所述蚀刻停止层101的材料优选SiCN或SiC。所述蚀刻停止层101可以防止后续蚀刻用于填充铜互连金属的沟槽和通孔时对所述有源器件层的损伤。
[0037]然后，采用化学气相沉积工艺在所述蚀刻停止层101上形成一层间介电层102，所述层间介电层的构成材料为具有低k/超低k值的材料。该具有低k/超低k值的材料可以选自本领域常见的各种低k值介电材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane,简称为HSQ)、k值为2.2的甲基娃酸盐化合物(MethylSilsesquioxane,简称MSQ)、k值为2.8的HOSP? (Honeywell公司制造的基于有机物和娃氧化物的混合体的低介电常数材料)以及k值为2.65的SiLK?(Dow Chemical公司制造的一种低介电常数材料)等等。
[0038]接着，如图1B所示，采用双大马士革工艺形成用于填充铜互连金属的沟槽103和通孔104，所述双大马士革工艺过程终止于所述蚀刻停止层101。所述双大马士革工艺可以选择先形成通孔后形成沟槽的工艺顺序，也可以选择一体蚀刻工艺。所述一体蚀刻工艺包括下述步骤:在所述层间介电层102上形成一金属硬掩膜层(为简化起见，图中未示出)，所述金属硬掩膜层的构成材料可以选择为TiN或BN ;在所述金属硬掩膜层上形成用于蚀刻所述通孔的图形；在所述图案化的金属硬掩膜层上再形成一层间介电层；在该层层间介电层上形成光刻胶，并在所述光刻胶上形成用于蚀刻所述沟槽的图形；执行一等离子体干法蚀刻过程，以形成所述沟槽和通孔。
[0039]接着，如图1C所示，采用化学气相沉积工艺在所述沟槽103和通孔104的侧壁及底部形成一含碳和氮的覆盖层105。所述覆盖层105由自下而上依次层叠的掺杂碳的硅材料层和掺杂碳与氮的硅材料层构成，在本实例中，所述覆盖层105由自下而上依次层叠的SiC层和SiCN层构成。所述覆盖层105的厚度不小于400埃。
[0040]接下来，采用氩离子溅射工艺去除位于所述通孔104底部的覆盖层105和蚀刻停止层101，以实现同所述有源器件层的连通。
[0041]接着,如图1D所示,采用物理气相沉积工艺形成一合金CuMn层106,以覆盖所述覆盖层105以及所述通孔104的底部。所述合金CuMn层中的Cu可以起到Cu种子层的作用，所述合金CuMn层中的Mn可以作为后续形成铜互连金属扩散阻挡层的原料来源。
[0042]接下来，采用电镀工艺(ECP)形成一铜互连金属层107，所述铜互连金属层107填满所述沟槽103和通孔104。[0043]接着，如图1E所示，采用化学机械研磨工艺研磨所述铜互连金属层107，以露出所述覆盖层105。在所述研磨步骤之后或之前，增加一固化步骤，以使所述合金CuMn层中的Mn转化为Mn氧化物，所述Mn氧化物构成铜互连金属扩散阻挡层。所述固化优选热固化或紫外线固化。
[0044]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，在研磨所述铜互连金属层以露出所述层间介电层的过程中，可以避免应力作用导致的在由所述合金CuMn层构成的铜互连金属扩散阻挡层和所述层间介电层的界面处出现的层间脱离现象。
[0045]参照图2，其中示出了本发明提出的铜互连金属扩散阻挡层的形成方法的流程图，用于简要示出整个制造工艺的流程。
[0046]在步骤201中，提供半导体衬底；
[0047]在步骤202中，在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；
[0048]在步骤203中，形成用于填充铜互连金属的沟槽和通孔；
[0049]在步骤204中，在所述沟槽和通孔的侧壁及底部形成一含碳和氮的覆盖层；
[0050]在步骤205中，形成一合金CuMn层，以覆盖所述覆盖层以及所述通孔的底部；
[0051]在步骤206中，形成一铜互连金属层，以填满所述沟槽和通孔；
[0052]在步骤207中，研磨所述铜互连金属层，以露出所述覆盖层。
[0053]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括:
提供半导体衬底； 在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层； 形成用于填充铜互连金属的沟槽和通孔； 在所述沟槽和通孔的侧壁及底部形成一含碳和氮的覆盖层； 形成一合金CuMn层，以覆盖所述覆盖层以及所述通孔的底部； 形成一铜互连金属层，以填满所述沟槽和通孔； 研磨所述铜互连金属层，以露出所述覆盖层。
2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述蚀刻停止层和所述层间介电层。
3.根据权利要求1所述的方法，其特征在于，所述蚀刻停止层的材料为SiCN或SiC。
4.根据权利要求1所述的方法，其特征在于，所述层间介电层的构成材料为具有低k/超低k值的材料。
5.根据权利要求1所述的方法，其特征在于，采用双大马士革工艺形成所述沟槽和通孔。
6.根据权利要求5所述的方法，其特征在于，所述双大马士革工艺的顺序为先形成通孔后形成沟槽。
7.根据权利要求5所述的方法，其特征在于，所述双大马士革工艺为一体蚀刻工艺。
8.根据权利要求7所述的方法，其特征在于，所述一体蚀刻工艺包括下述步骤:在所述层间介电层上形成一金属硬掩膜层；在所述金属硬掩膜层上形成用于蚀刻所述通孔的图形；在所述图案化的金属硬掩膜层上再形成一层间介电层；在该层层间介电层上形成光刻胶，并在所述光刻胶上形成用于蚀刻所述沟槽的图形；执行一等离子体干法蚀刻过程，以形成所述沟槽和通孔。
9.根据权利要求8所述的方法，其特征在于，所述金属硬掩膜层的构成材料为TiN或BN0
10.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述覆盖层。
11.根据权利要求1或10所述的方法，其特征在于，所述覆盖层由自下而上依次层叠的掺杂碳的娃材料层和掺杂碳与氮的娃材料层构成。
12.根据权利要求11所述的方法，其特征在于，所述覆盖层由自下而上依次层叠的SiC层和SiCN层构成。
13.根据权利要求1或10所述的方法，其特征在于，所述覆盖层的厚度不小于400埃。
14.根据权利要求1所述的方法，其特征在于，在形成所述合金CuMn层之前，还包括采用氩离子溅射工艺去除位于所述通孔底部的覆盖层和蚀刻停止层的步骤。
15.根据权利要求1所述的方法，其特征在于，采用物理气相沉积工艺形成所述合金CuMn 层。
16.根据权利要求1所述的方法，其特征在于，采用电镀工艺形成所述铜互连金属层。
17.根据权利要求1所述的方法，其特征在于，在所述研磨步骤之后或之前，还包括一固化步骤。
18.根据权利要求17所述的方法，其特征在于，所述固化为热固化或紫外线固化。
19.根据权利要求17所述的方法，其特征在于，在所述固化过程中，部分合金CuMn层被氧化形成铜互连金属层扩散`阻挡层。
【文档编号】H01L21/768GK103515298SQ201210219586
【公开日】2014年1月15日 申请日期:2012年6月28日 优先权日:2012年6月28日
【发明者】张海洋, 张城龙 申请人:中芯国际集成电路制造(上海)有限公司