堆栈半导体装置及其制造方法
【专利摘要】一种堆栈半导体装置及其制造方法。提供一第一半导体单元，其具有不是极化平面的第一表面。在第一表面上形成至少一凹坑，该凹坑具有第二表面，且第二表面的延伸方向与第一表面的延伸方向具有一夹角。在第二表面上形成一极化增强的隧穿结层，并且在隧穿结层上形成第二半导体单元。
【专利说明】堆栈半导体装置及其制造方法
【技术领域】
[0001]本发明涉及一种半导体装置，特别是涉及一种在非极化半导体单元形成极化增强隧穿结层以使堆栈另一半导体单元在其上的堆栈半导体装置。
【背景技术】
[0002]为了提升发光二极管(LED)的发光效率，方法之一是使用隧穿结(tunneljunction)将两个或多个发光二极管叠加起来。叠加后的发光二极管较单一发光二极管可放射更多的光线，从而提高亮度。使用隧穿结还可强化电流的分散(spreading),使得主动层内更多的载子可进行再结合(recombination)。此外，叠加后的发光二极管较同样数目的单一发光二极管具有较少的电极接触，不但可节省空间，并且可降低所造成的电迁移(electromigration)问题。
[0003]传统蓝绿光发光二极管主要是以氮化镓材料为主，其材料结构是六角形(hexagonal)结构，因此单一晶粒具有极性。目前商业化的蓝绿光发光二极管大都将氮化镓等材料生长在C平面(C-plane)的蓝宝石基板上，然而在此生长方式与结构中，沿着载子流动的方向会因为原子电荷的不对称而产生内建电场。产生内建电场问题的成因主要有两种:(1)因结构中三、五族原子所带的电荷不同；(2)由于材料与基板本身的晶格不匹配所造成的压电场效应所致，此特性称之为量子约束斯塔克效应(Quantum Confine StarkEffect, QCSE)。量子约束斯塔克效应会使量子井能带结构产生歪斜，进而影响降低电子、电洞波函数的重叠机率，使得发光效率减弱。
[0004]因此，亟需提出一种半导体装置，具有改善的隧穿结并且能避免内建电场问题，用来提升半导体装置的效率。
【发明内容】
[0005]鉴于上述，本发明实施例提出一种在非极化半导体单元形成极化增强隧穿结层的半导体装置及其制造方法。通过极化增强隧穿结层，可有效增强半导体装置的载子传输效率。
[0006]根据本发明实施例，首先提供一第一半导体单兀，其具有第一表面，且该第一表面不是极化平面。在所述第一表面上形成至少一凹坑，其中凹坑具有第二表面，且该第二表面的延伸方向与所述第一表面的延伸方向具有一夹角。在第二表面上形成一极化增强的隧穿结层。在隧穿结层上形成一第二半导体单元。
[0007]—种堆栈半导体装置，包括:一第一半导体单元，其具有一第一表面，且该第一表面不是极化平面；形成在所述第一表面上的至少一凹坑，该凹坑具有一第二表面，该第二表面的延伸方向与所述第一表面的延伸方向具有一夹角；形成在所述第二表面上的一极化增强的隧穿结层；以及形成在所述隧穿结层上的一第二半导体单元。
【专利附图】
【附图说明】[0008]图1A至图1C是示出本发明实施例的半导体装置的制造方法的剖面图。
[0009]图2示出C平面、A平面、R平面及N平面的关系。
[0010]图3A和图3B示出凹坑的局部放大图。
[0011]图4A是示出第一表面是M平面且第二表面是C平面的凹坑的局部剖面图。
[0012]图4B是示出第一表面是A平面且第二表面是R平面的凹坑的局部剖面图。
[0013]附图标记说明
[0014]100:半导体装置
[0015]10:基板
[0016]11:第一半导体单元
[0017]111:第一掺杂层
[0018]112:主动层
[0019]113:第二掺杂层
[0020]114:第一表面
[0021]116:凹坑
[0022]117、117’:第二表面
[0023]12:隧穿结层
[0024]13:第二半导体单元
[0025]131:第一掺杂层
[0026]132:主动层
[0027]133:第二掺杂层
[0028]14:缓冲层
[0029]P、P’:偏极化方向
[0030]Θ:C平面与R平面的夹角
【具体实施方式】
[0031]图1A至图1C示出本发明实施例的半导体装置100的制造方法的剖面图。图示以发光二极管(LED)或光伏电池(photovoltaic cel I)作为例示,且仅示出与实施例相关的组件。
[0032]如图1A所示，首先形成在基板10上的非极化(non-polar)或半极化(sem1-polar)第一半导体单元11。第一半导体单元11可为发光二极管(LED)或光伏电池，但不局限于此。在本实施例中，第一半导体单元11包含第一掺杂层111、主动层112以及第二掺杂层113，其中第一掺杂层111与第二掺杂层113的掺杂型态相反(例如第一掺杂层111是η型掺杂而第二掺杂层113是P型掺杂)，且主动层112位于第一掺杂层111与第二掺杂层113之间。基板10的材质可以是砷化镓(GaAs)、锗(Ge)表面形成的锗化硅(SiGe)、硅(Si)表面形成的碳化硅(SiC)、铝(Al)表面形成的氧化铝(A1203)、氮化镓(GaN)、氮化铟(InN)、氮化招(A1N)、蓝宝石(sapphire)、玻璃、石英或其组合,但不局限于这些材质。此夕卜，基板10包括极化(polar)基板、半极化(sem1-polar)基板或非极化(non-polar)基板。第一半导体单元11的材质可以是三族氮化物，但不局限于此。
[0033]本实施例的第一半导体单元11具有第一表面114，例如第二掺杂层113的上表面。上述第一掺杂层111、主动层112以及第二掺杂层113平行于第一表面114。本实施例的第一表面114不属于极化平面(polar plane),例如不属于C平面(C-plane)。在一实施例中，第一表面114可属于非极化平面(non-polar plane),例如M平面或A平面；或者属于半极化平面(sem1-polar plane),例如R平面或N平面。图2是不出C平面(C-plane)、M平面(M-plane)、A 平面(A-plane)、R 平面(R-plane)及 N 平面(N-plane)的关系不意图。
[0034]本实施例的第一半导体单元11的第一表面114 (例如第二掺杂层113的上表面)形成有多个凹坑116，其局部放大如图3A所示。凹坑116具有第二表面117以及117’，第二表面117以及117’的延伸方向皆与第一表面114的延伸方向具有一夹角，其中第二表面117’垂直于第一表面114。在本实施例中,第二表面117或117’属于极化平面,例如C平面(C-plane);或者属于半极化平面，例如R平面或N平面。适当搭配第一表面114的平面与第二表面117以及117’的平面，可以有效增强半导体装置100的载子传输效率。例如，当第一表面114是M平面或A平面时，第二表面117是R平面，第二表面117’是C平面。又例如，当第一表面114是R平面时，第二表面117是C平面。
[0035]本实施例的凹坑116可直接形成于第二掺杂层113 (表面)上(如图所示)，也可间接形成在第二掺杂层113上。凹坑116的材质(例如氮化镓，但不局限于此)可与第二掺杂层113的材质相同或不同。例如，第一半导体单元11还包括一磊晶层(未示出)，其形成在第二掺杂层113上，因此多个凹坑116形成在嘉晶层的上表面(第一表面114)。在一实施例中，凹坑116的生长条件可通过控制温度或/和生长速率来达到。凹坑116的生长温度介于50(T90(TC，较佳是80(T90(TC。凹坑116的生长速率介于I飞微米/小时，较佳是4?6微米/小时。或者，若凹坑116的材质是三族氮化物，则凹坑116的生长条件可通过调高氮化合物例如氨气(NH3)等的前驱物流量来达到。凹坑116的深度小于或等于2微米，并且大于10奈米。每一凹坑116的孔径小于或等于2微米。由于不同晶轴间的夹角是固定的，因此，每一凹坑116的深度与孔径会有一特定的比例。在另一实施例中，凹坑116也可使用微影光刻技术来形成。图3A虽以截面是半V形的凹坑116来作为例示，然而，凹坑116的截面也可以是其它形状，例如图3B所示的全V形的凹坑116。
[0036]接下来，如图3A/3B所示，极化增强(polarization-enhanced)隧穿结层12在凹坑116的第二表面117或/及117’上形成极化增强(polarization-enhanced)接面层12，使得隧穿结层12平行于第二表面117或/及117’。在一实施例中，隧穿结层12包含超晶格(super lattice)结构(未示出),其主要是由两种材质相异的多个子层交替堆栈而成。在一实施例中，每一子层的厚度小于或等于5奈米(nm)，而超晶格结构的总厚度小于或等于10奈米。本实施例的超晶格结构的材质是三族氮化物，也即，一、二或三个三族元素(例如铟、镓、招)与氮(N)形成的二元(dualization)化合物、三元(ternary)化合物或四元(quaternary)化合物。超晶格结构可由这些化合物的任何两种化合物交替堆栈而成。例如，由下述各种组合交替堆栈而形成的超晶格结构:二元化合物和二元化合物、二元化合物和三元化合物、二元化合物和四元化合物、三元化合物和三元化合物、三元化合物和四元化合物或四元化合物和四元化合物。其中，二元化合物可以是氮化铟(InN)、氮化镓(GaN)或氮化铝(AlN)，三元化合物可以是氮化铟镓(InxGai_xN)、氮化铟铝(InxAlh N)或氮化铝镓(AlxGahN)，四元化合物可以是氮化铟铝镓(InxAlyGanyN)。在本实施例中，通过调节隧穿结层12的铟(In)浓度(例如氮化铟的铟浓度)，可以控制隧穿结层12的偏极化(polarization)程度。例如,调高铟浓度,则可以增强隧穿结层12的偏极化程度。
[0037]在另一实施例中，隧穿结层12包含三层结构(未示出)，其中包含两个掺杂层以及位于两个掺杂层之间的绝缘层。其中，两个掺杂层的掺杂型态相反(例如其中一掺杂层是η型掺杂而另一掺杂层是P型掺杂)，绝缘层的材质可以包含氮化铝(AlN)或氮化硅(SiNx)。
[0038]上述极化增强(polarization-enhanced)隧穿结层12所产生的极化效应主要由自发极化(spontaneous polarization)效应和压电极化(piezoelectric polarization)效应所造成。自发极化效应来自于晶体结构的本质非对称，由于氮化物晶体沿着其纤锌矿(Wurtzite)结构的[0001]方向生长时，单位晶胞内正负电荷中心不重合，从而形成偶极矩，而在无外加电场作用下自然存在的极化现象，使得极化方向只与磊晶层的极性有关。而压电极化效应来自于不同薄膜间在长晶过程中因为晶格的不匹配而产生的应力，使得层与层间的电荷受到晶格形变所产生的张力应变而累积在接面处，造成其极化方向同时受晶体结构的极性和应力所影响。
[0039]因此，如果隧穿结层12采用超晶格结构或采用氮化铝作为三层结构中的绝缘层，则由两种氮化合物交替堆栈而成的超晶格结构或氮化铝所引起的自发极化效应和压电极化效应，可以增强隧穿结层12的偏极化程度；如果隧穿结层12采用氮化硅(SiNx)作为三层结构中的绝缘层，则由氮化硅所引起的张力应变可以增强压电极化效应，而可以有效增强隧穿结层12的偏极化程度。
[0040]接着，如图1B所示，在隧穿结层12上形成第二半导体单元13。在一实施例中，第二半导体单元13沿着极性平面或半极性平面而形成，使其表面的平面是极性平面或半极性平面。第二半导体单元13配合第一半导体单元11，可以是发光二极管或光伏电池，但不局限于此。第二半导体单元13的材质可以是三族氮化物，但不局限于此。在本实施例中，第二半导体单兀13包含第一掺杂层131、主动层132以及第二掺杂层133,其中第一掺杂层131与第二掺杂层133的掺杂型态相反(例如第一掺杂层131是η型掺杂而第二掺杂层133是P型掺杂)，并且主动层132位于第一掺杂层131与第二掺杂层133之间。如图所示，第二半导体单元13的第一掺杂层131同时填满凹坑116。上述实施例虽使用一个隧穿结层12以堆栈两个半导体单元11、13作为例示，然而也可以使用多个隧穿结层12以堆栈三个以上的半导体单元。
[0041]在本实施例中，这些凹坑116的斜面面积总和占整个第一表面114的平面面积的比例越高，越有利于第二半导体单元13的生长。换句话说，凹坑116的密度越高或者凹坑116的尺寸越小，则越有利于第二半导体单元13的生长。在另一实施例中，如图1C所示，在形成第二半导体单元13之前，在隧穿结层12上还形成一平坦的缓冲层14，并填满凹坑116。由此，第二半导体单元13形成于平坦的缓冲层14上，有利于第二半导体单元13的生长。
[0042]如上所述，适当搭配第一表面114的平面与第二表面117的平面，可有效增强半导体装置100的载子传输效率。图4Α是示出第一表面114是R平面且第二表面117是C平面的凹坑116的局部剖面图。在此例子中，隧穿结层12可以是上述的超晶格结构，或者是三层结构。由于偏极化方向(如图所示P方向)与第二表面117的C平面垂直，使得载子可沿着偏极化方向P进行隧穿，因而有利(下方)第一半导体单元11与(上方)第二半导体单元13的电流分布。[0043]图4B是示出第一表面114是A平面或M平面，且第二表面117是R平面的凹坑116的局部剖面图，其中凹坑116具有另一与第一表面114垂直的第二表面117’，且第二表面117’是C平面。在此例子中，隧穿结层12 (例如氮化铟镓)可以是上述的超晶格结构。由于C平面与R平面具有一夹角Θ (如图2所示，该夹角是57.6° )，因此偏极化方向P’的偏极化量是C平面偏极化量P的投影量(也即，P’ =P*cos Θ )。通过凹坑116上的R平面(第二表面117)，载子可沿着偏极化方向P’进行隧穿，或是同时通过凹坑116上的C平面(第二表面117’)，载子可沿着偏极化方向P进行隧穿，因而由(下方)第一半导体单元11传递至(上方)第二半导体单元13。由于投影量P’比原来的偏极化量P小，因此，本实施例可通过提高铟的浓度而增强隧穿结层12的偏极化程度。
[0044]以上所述仅是本发明的较佳实施例，并非用来限定本发明的范围；凡其它未脱离本发明所揭示的精神下所完成的等效改动或改进，均应包含在本发明的权利要求范围内。
【权利要求】
1.一种堆栈半导体装置的制造方法，包括: 提供一第一半导体单元，其具有一第一表面，且该第一表面不是极化平面； 在所述第一表面上形成至少一凹坑，该凹坑具有一第二表面，该第二表面的延伸方向与所述第一表面的延伸方向具有一夹角； 在所述第二表面上形成一极化增强的隧穿结层；以及 在所述隧穿结层上形成一第二半导体单元。
2.如权利要求1所述的堆栈半导体装置的制造方法，其中所述第一表面是非极化平面或半极化平面。
3.如权利要求1所述的堆栈半导体装置的制造方法，其中所述第二表面是极化平面或半极化平面。
4.如权利要求1所述的堆栈半导体装置的制造方法，其中所述凹坑是通过控制温度或/和生长速率而形成的。
5.如权利要求4所述的堆栈半导体装置的制造方法，其中所述凹坑的形成温度介于500~900。。。
6.如权利要求4所述的堆栈半导体装置的制造方法，其中所述凹坑的形成速率介于I飞微米/小时。
7.如权利要求1所述的堆栈半导体装置的制造方法，其中所述凹坑通过微影光刻而形 成。
8.如权利要求1所述的堆栈半导体装置的制造方法，其中所述隧穿结层包含铟化合物，则上述步骤还包括调高铟浓度，用以增强所述隧穿结层的偏极化程度。
9.如权利要求1所述的堆栈半导体装置的制造方法，其中所述第二半导体单元沿着极性平面或半极性平面而形成。
10.一种堆栈半导体装置，包括: 一第一半导体单元，具有一第一表面，且该第一表面不是极化平面； 形成在所述第一表面上的至少一凹坑，该凹坑具有一第二表面，该第二表面的延伸方向与所述第一表面的延伸方向具有一夹角； 形成在所述第二表面上的一极化增强的隧穿结层；以及 形成在所述隧穿结层上的一第二半导体单元。
11.如权利要求10所述的堆栈半导体装置，其中所述第一半导体单元或所述第二半导体单元包含一第一掺杂层、一主动层以及一第二掺杂层，其中所述第一掺杂层与所述第二掺杂层的掺杂型态相反，并且所述主动层形成在所述第一掺杂层与所述第二掺杂层之间。
12.如权利要求10所述的堆栈半导体装置，其中所述第一半导体单元或所述第二半导体单元的材质包含三族氮化物。
13.如权利要求10所述的堆栈半导体装置，其中所述第一表面是非极化平面或半极化平面。
14.如权利要求10所述的堆栈半导体装置，其中所述第二表面是极化平面或半极化平面。
15.如权利要求10所述的堆栈半导体装置，其中所述第一表面是M平面，并且所述第二表面是C平面或R平面。
16.如权利要求10所述的堆栈半导体装置，其中所述第一表面是A平面，并且所述第二表面是R平面或C平面。
17.如权利要求10所述的堆栈半导体装置，其中所述第一表面是R平面，并且所述第二表面是C平面。
18.如权利要求10所述的堆栈半导体装置，其中所述凹坑的深度小于或等于2微米，且大于10奈米。
19.如权利要求10所述的堆栈半导体装置，其中所述隧穿结层形成在所述第一表面上。
20.如权利要求10所述的堆栈半导体装置，其中所述隧穿结层包含超晶格结构。
21.如权利要求20所述的堆栈半导体装置，其中所述超晶格结构由两种材质相异的多个子层交替堆栈而成。
22.如权利要求21所述的堆栈半导体装置，其中所述超晶格结构的每一子层的厚度小于或等于5奈米，并且所述超晶格结构的总厚度小于或等于10奈米。
23.如权利要求21所述的堆栈半导体装置，其中所述隧穿结层的材质包含三族氮化物，并且每一所述子层包含一、二或三个三族元素与氮形成的二元化合物、三元化合物或四元化合物。
24.如权利要求23所述的堆栈半导体装置，其中所述二元化合物包含氮化铟、氮化镓或氮化招，所述三元化合物包含氮化铟镓、氮化铟招或氮化招镓，所述四元化合物包含氮化铟铝镓。
25.如权利要求10所述的 堆栈半导体装置，其中所述隧穿结层包含三层结构，包括两个掺杂层以及位于该两个杂层之间的绝缘层；其中，所述两个掺杂层的掺杂型态相反，并且所述绝缘层的材质包含氮化招或氮化娃。
26.如权利要求10所述的堆栈半导体装置，还包括形成在该隧穿结层上的一缓冲层，并且该缓冲层填满所述凹坑。
27.如权利要求10所述的堆栈半导体装置，其中所述第二半导体单元的表面是极性平面或半极性平面。
【文档编号】H01L33/14GK103531605SQ201210230507
【公开日】2014年1月22日 申请日期:2012年7月4日 优先权日:2012年7月4日
【发明者】许进恭, 赖韦志 申请人:华夏光股份有限公司