半导体封装结构及其导线架的制作方法
【专利摘要】本发明是有关于一种半导体封装结构及其导线架，该半导体封装结构包含一导线架、一芯片以及一封胶体，该导线架具有多个引脚，各该引脚具有一第一端部及一结合凸部，该第一端部具有一第一上表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙，该芯片设置于所述引脚上方，该芯片具有多个凸块及多个焊料，所述结合凸部嵌入于所述焊料以使所述焊料包覆所述结合凸部的所述环墙，且所述焊料覆盖所述第一上表面，该封胶体包覆该芯片及所述引脚。
【专利说明】半导体封装结构及其导线架
【技术领域】
[0001]本发明是有关于一种半导体封装结构，特别是有关于一种不需助焊剂(flux)的半导体封装结构。
【背景技术】
[0002]现有习知的半导体封装结构利用焊料电性连接导线架及芯片，且在回焊的步骤中必须添加助焊剂，然而在回焊的步骤中，若焊料过度坍塌则使得导线架及芯片的接合强度及电性可靠度降低，且回焊后还必须清除助焊剂，增加工艺复杂度。
[0003]由此可见，上述现有的半导体封装结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的半导体封装结构及其导线架，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
【发明内容】
[0004]本发明的目的在于，克服现有的半导体封装结构存在的缺陷，而提供一种新型结构的半导体封装结构及其导线架，所要解决的技术问题是在于提供一种半导体封装结构，非常适于实用。
[0005]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的其至少包含:一导线架，其具有多个引脚，各该引脚具有一第一端部、一连接该第一端部的半刻蚀部及一结合凸部，该第一端部具有一第一上表面及一第一下表面，该半刻蚀部具有一第二上表面及一第二下表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙；一芯片，其设置于所述引脚上方，该芯片具有多个凸块及多个形成于所述凸块的焊料，所述结合凸部嵌入于所述焊料以使所述焊料包覆所述结合凸部的所述环墙，且所述焊料覆盖所述第一上表面；以及一封胶体，其包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面。
[0006]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0007]前述的半导体封装结构，其中所述的所述结合凸部另具有多个结合面，所述凸块具有多个顶面，各该结合面具有一第一宽度，各该顶面具有一第二宽度，该第一宽度不大于该第二宽度。
[0008]前述的半导体封装结构，其中所述的所述结合面抵触所述顶面。
[0009]前述的半导体封装结构，其中所述的其各该引脚另具有一连接该半刻蚀部的第二端部，该半刻蚀部位于该第一端部及该第二端部之间，该第二端部具有一第三上表面及一第三下表面且该封胶体显露各该第三下表面。
[0010]前述的半导体封装结构，其中所述的该导线架另具有一接合层，该接合层形成于所述第一上表面、所述第一下表面、所述第二上表面及所述第二下表面。[0011]前述的半导体封装结构，其中所述的其各该焊料具有一第一高度，各该凸块另具有一第二高度，该第二高度不小于该第一高度。
[0012]前述的半导体封装结构，其中所述的其各该环墙为倾斜面。
[0013]本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的其具有多个引脚，各该引脚具有一第一端部、一连接该第一端部的半刻蚀部及一结合凸部，该第一端部具有一第一上表面及一第一下表面，该半刻蚀部具有一第二上表面及一第二下表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙。
[0014]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0015]前述的导线架，其中所述的其各该引脚另具有一连接该半刻蚀部的第二端部，该半刻蚀部位于该第一端部及该第二端部之间，该第二端部具有一第三上表面及一第三下表面。
[0016]前述的导线架，其中所述的其另包含有一接合层，该接合层形成于所述第一上表面、所述第一下表面、所述第二上表面及所述第二下表面。
[0017]前述的导线架，其中所述的其各该环墙为倾斜面。
[0018]本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目的，本发明提供了一种提供一种半导体封装结构，其包含一导线架、一芯片以及一封胶体，该导线架具有多个引脚，各该引脚具有一第一端部、一连接该第一端部的半刻蚀部及一结合凸部，该第一端部具有一第一上表面及一第一下表面，该半刻蚀部具有一第二上表面及一第二下表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙，该芯片设置于所述引脚上方，该芯片具有多个凸块及多个形成于所述凸块的焊料，所述结合凸部嵌入于所述焊料以使所述焊料包覆所述结合凸部的所述环墙，且所述焊料覆盖所述第一上表面，该封胶体包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面。
[0019]借由上述技术方案，本发明半导体封装结构及其导线架至少具有下列优点及有益效果:由于所述结合凸部一体形成于所述引脚，因此在热压合工艺中，所述结合凸部可直接穿透所述焊料并连接该芯片的所述凸块，使得该导线架电性连接该芯片，因而提高该导线架及该芯片间的电性可靠度及结合强度，同时可省略助焊剂的使用及助焊剂的清除以降低工艺复杂度，且可维持所述焊料的接合高度。
[0020]综上所述，本发明半导体封装结构包含一导线架、一芯片以及一封胶体，该导线架具有多个引脚，各该引脚具有一第一端部及一结合凸部，该第一端部具有一第一上表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙，该芯片设置于所述引脚上方，该芯片具有多个凸块及多个焊料，所述结合凸部嵌入于所述焊料以使所述焊料包覆所述结合凸部的所述环墙，且所述焊料覆盖所述第一上表面，该封胶体包覆该芯片及所述引脚。本发明在技术上有显着的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0021]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【专利附图】
【附图说明】[0022]图1:依据本发明的一较佳实施例，一种半导体封装结构的截面示意图。
[0023]图2:依据本发明的一较佳实施例，该半导体封装结构中导线架的局部示意图。
[0024]100:半导体封装结构110:导线架
[0025]111:引脚112:第一端部
[0026]112a:第一上表面112b:第一下表面
[0027]113:半刻蚀部113a:第二上表面
[0028]113b:第二下表面114:第二端部
[0029]114a:第三上表面114b:第三下表面
[0030]115:结合凸部115a:环墙
[0031]115b:结合面116:接合层
[0032]120:芯片121:凸块
[0033]121a:顶面122:焊料
[0034]130:封胶体
[0035]Hl:第一高度H2:第二高度
[0036]Wl:第一宽度W2:第二宽度
【具体实施方式】
[0037]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体封装结构及其导线架其【具体实施方式】、结构、特征及其功效，详细说明如后。
[0038]请参阅图1及图2，其本发明的一较佳实施例，一种半导体封装结构100包含一导线架110、一芯片120以及一封胶体130，请参阅图2，该导线架110具有多个引脚111，各该引脚111具有一第一端部112、一连接该第一端部112的半刻蚀部113、一连接该半刻蚀部113的第二端部114及一结合凸部115，该半刻蚀部113位于该第一端部112及该第二端部114之间，该第一端部112具有一第一上表面112a及一第一下表面112b,该半刻蚀部113具有一第二上表面113a及一第二下表面113b,该第二端部114具有一第三上表面114a及一第三下表面114b，该结合凸部115—体形成于该第一上表面112a且该结合凸部115具有一环墙115a，各该环墙115a为倾斜面，请再参阅图1，该芯片120设置于所述引脚111上方，该芯片120具有多个凸块121及多个形成于所述凸块121的焊料122，各该焊料122具有一第一高度Hl，各该凸块121具有一第二高度H2，该第二高度H2不小于该第一高度Hl，所述引脚111的所述结合凸部115嵌入于所述焊料122以使所述焊料122包覆所述结合凸部115的所述环墙115a，且所述焊料122覆盖所述第一端部112的所述第一上表面112a以增加该芯片120及该导线架110的结合强度并提高电性可靠度。
[0039]请再参阅图1，在本实施例中，所述结合凸部115另具有多个结合面115b，所述凸块121具有多个顶面121a，各该结合凸部115的各该结合面115b具有一第一宽度W1，各该顶面121a具有一第二宽度W2，该第一宽度Wl不大于该第二宽度W2，且所述结合面115b抵触所述顶面121a，该封胶体130包覆该芯片120及所述引脚111，且该封胶体130显露出各该第一端部112的该第一下表面112b及各该第二端部114的该第三下表面114b。此外，在本实施例中，该导线架110另具有一接合层116，该接合层116形成于所述第一上表面112a、所述第一下表面112b、所述第二上表面113a、所述第二下表面113b、所述第三上表面114a及所述第三下表面114b以防止该导线架110的所述引脚111过度氧化，该接合层116的材质为镍/钯/金。本发明的目的在热压合该芯片120及该导线架110的工艺中，借由一体形成于所述引脚111的所述结合凸部115直接穿透所述焊料122并连接该芯片120的所述凸块121，使得该导线架110电性连接该芯片120，其可省略助焊剂的使用及助焊剂的清除以降低工艺复杂度，此外，由于所述结合凸部115具有所述结合面115b及固定的高度，因此在热压合工艺中可维持所述焊料122的接合高度且借由所述结合面115b抵触所述凸块121的所述顶面121a，提高该导线架110及该芯片120间的电性可靠度及结合强度。
[0040]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【权利要求】
1.一种半导体封装结构，其特征在于其至少包含: 一导线架，其具有多个引脚，各该引脚具有一第一端部、一连接该第一端部的半刻蚀部及一结合凸部，该第一端部具有一第一上表面及一第一下表面，该半刻蚀部具有一第二上表面及一第二下表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙； 一芯片，其设置于所述引脚上方，该芯片具有多个凸块及多个形成于所述凸块的焊料，所述结合凸部嵌入于所述焊料以使所述焊料包覆所述结合凸部的所述环墙，且所述焊料覆盖所述第一上表面；以及 一封胶体，其包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面。
2.如权利要求1所述的半导体封装结构，其特征在于所述结合凸部另具有多个结合面，所述凸块具有多个顶面，各该结合面具有一第一宽度，各该顶面具有一第二宽度，该第一宽度不大于该第二宽度。
3.如权利要求2所述的半导体封装结构，其特征在于所述结合面抵触所述顶面。
4.如权利要求1所述的半导体封装结构，其特征在于各该引脚另具有一连接该半刻蚀部的第二端部，该半刻蚀部位于该第一端部及该第二端部之间，该第二端部具有一第三上表面及一第三下表面且该封胶体显露各该第三下表面。
5.如权利要求1所述的半导体封装结构，其特征在于该导线架另具有一接合层，该接合层形成于所述第一上表面、所述第一下表面、所述第二上表面及所述第二下表面。
6.如权利要求1所述的半导体封装结构，其特征在于各该焊料具有一第一高度，各该凸块另具有一第二高度，该第二高度不小于该第一高度。
7.如权利要求1所述的半导体封装结构，其特征在于其各该环墙为倾斜面。
8.一种导线架，其特征在于其具有多个引脚，各该引脚具有一第一端部、一连接该第一端部的半刻蚀部及一结合凸部，该第一端部具有一第一上表面及一第一下表面，该半刻蚀部具有一第二上表面及一第二下表面，该结合凸部一体形成于该第一上表面且该结合凸部具有一环墙。
9.如权利要求8所述的导线架，其特征在于各该引脚另具有一连接该半刻蚀部的第二端部，该半刻蚀部位于该第一端部及该第二端部之间，该第二端部具有一第三上表面及一第三下表面。
10.如权利要求8所述的导线架，其特征在于其另包含有一接合层，该接合层形成于所述第一上表面、所述第一下表面、所述第二上表面及所述第二下表面。
11.如权利要求8所述的导线架，其特征在于各该环墙为倾斜面。
【文档编号】H01L23/31GK103531562SQ201210229726
【公开日】2014年1月22日 申请日期:2012年7月4日 优先权日:2012年7月4日
【发明者】郭志明, 张世杰, 倪志贤, 谢庆堂, 涂家荣, 何荣华 申请人:颀邦科技股份有限公司