专利名称：半导体器件及其制造方法
技术领域：
本发明的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有电容器的半导体器件及其制造方法。
背景技术：
半导体存储器件包括用于储存数据的单元区以及用于传送驱动电压的外围电路区。单元区和外围电路区内设置有存储器单元、开关晶体管和电容器。电容器被配置为累积电荷。半导体器件可以具有布置在预定区域中并相互串联或并联耦接以获得所需电容的电容器。现有存储器件中的一些存储器件使用被配置用于高电容器件的电容器而不是被配置用于低电容器件的电容器，这是因为这些器件不管所需的电容如何都包括相同尺寸的电容器。然而，由于高电容的电容器占据大的空间，因此一些电容器如果未被要求具有高电容的话，就不必要地占用了空间。半导体器件中的不必要的空间消耗会降低半导体器件的集成度，因而使面积效率劣化。
发明内容
低电容电容器可以通过在与半导体衬底实质垂直的方向上形成电容器的工艺来减小占据的面积。根据本发明的一个实施例，一种半导体器件包括半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区；栅极线，所述栅极线被形成在所述单元区中的半导体衬底之上并且被布置在所述第二方向上；以及电容器，所述电容器包括处在所述半导体衬底之上的下电极、电介质层和上电极，其中，所述第一区和所述第二区中的下电极在所述第一方向上相互间隔开并且在所述第一区中相互耦接；所述电介质层沿着所述第二区中的下电极的表面形成；并且所述上电极被形成在所述电介质层之上。所述下电极包括第一导电层图案，所述第一导电层图案被形成在所述第一区和所述第二区的半导体衬底之上，并在所述第一方向上相互间隔开；以及第三导电层，所述第三导电层在所述第一区中将所述第一导电层图案相互电耦接。所述第一导电层图案由掺杂的多晶硅形成。所述上电极包括形成在所述第二区中的电介质层之上的第二导电层和金属层。所述第二导电层由掺杂的多晶硅形成。所述金属层由钨(W)、钨硅化物(WSix)、铝(Al)或钛(Ti)形成。根据本发明的另一个实施例，一种半导体器件包括半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区；隔离层，所述隔离层被形成在所述单元区和所述外围电路区中的半导体衬底中，并在所述第一方向上相互间隔开，其中，所述隔离层的部分从所述半导体衬底向上突出；栅绝缘层图案，所述栅绝缘层图案在所述单元区中的隔离层之间的半导体衬底之上相互间隔开，并且沿第一方向被形成在所述外围电路区中的隔离层之间的半导体衬底之上；第一导电层图案，所述第一导电层图案被形成在所述单元区和所述外围电路区的栅绝缘层图案之上；电介质层，所述电介质层在所述单元区中沿着所述第一导电层图案和所述隔离层的表面形成在第二方向上，并且在所述第二区中沿着所述第一导电层图案和所述隔离层的表面形成；第二导电层，所述第二导电层被形成在所述单元区和所述第二区的电介质层之上；以及第三导电层，所述第三导电层被形成为在所述第一区中将所述第一导电层图案相互电耦接，其中，电容器包括下电极和上电极，所述下电极由所述第一区中的第三导电层以及所述第一区和所述第二区中的第一导电层图案形成，所述上电极由所述第二区中的第二导电层形成。
所述第一导电层图案由掺杂的多晶硅形成。所述第二导电层包括层叠的掺杂多晶娃层与金属层。所述电介质层包括顺序层叠的氧化物层、氮化物层和氧化物层，或由高K材料形成。所述高K材料是A1203、HfOx和TiO中的一种。根据本发明一个实施例，一种制造半导体器件的方法包括以下步骤在半导体衬底中在第一方向上限定出单元区和外围电路区，并且在所述外围电路区中在与所述第一方向实质正交的第二方向上限定出第一区和第二区；在所述半导体衬底之上形成栅绝缘层和第一导电层；通过从所述单元区和所述外围电路区部分地去除所述第一导电层、所述栅绝缘层和所述半导体衬底而形成将所述栅绝缘层的图案和所述第一导电层的图案分隔开的沟槽；通过用绝缘材料部分地填充所述沟槽而形成隔离层，并且在所述隔离层的顶部部分形成凹陷以部分地暴露出所述第一导电层的图案的侧壁；沿着包括所述隔离层的整个结构的表面形成电介质层；在所述电介质层之上形成第二导电层以填充所述凹陷；通过从所述单元区部分地去除所述第二导电层、所述电介质层、所述第一导电层的图案、以及所述栅绝缘层的图案而在所述单元区中形成布置在所述第二方向上的栅极线；通过从所述第一区去除所述第二导电层和所述电介质层而暴露出所述第一导电层的图案；以及形成第三导电层以将暴露在所述第一区的所述第一导电层的图案相互电耦接，以及形成包括下电极和上电极的电容器，其中，所述第一导电层的图案和所述第三导电层成为所述下电极，所述第二区中的第二导电层成为所述上电极。所述第一导电层包括掺杂的多晶硅层。通过层叠掺杂的多晶硅层与金属层来形成所述第二导电层。所述金属层由钨(W)、钨硅化物(WSix)、铝(Al)或钛(Ti)形成。所述电介质层通过顺序层叠氧化物层、氮化物层和氧化物层而形成，或由高K材料形成。所述高K材料由A1203、HfOx或TiO形成。一种半导体存储器件，包括栅极线，所述栅极线被配置为在单元区中充当字线；外围区中的下电极，每个下电极具有与每个栅极线相同的结构；导电层图案，所述导电层图案被配置为将所述下电极相互连接；上电极，所述上电极被配置为在所述外围区中充当电容器的两个电极中的一个电极；以及电介质层，所述电介质层被配置为在所述外围区中将所述下电极与所述上电极隔离，其中，所述下电极和所述导电层图案充当所述电容器中的两个电极中的另一个电极。所述半导体存储器件还包括位于所述栅图案之间以将所述栅图案相互隔离开、以及位于所述下电极之间以将所述下电极图案相互隔离开的隔离层。所述栅图案和所述下电极图案包括掺杂的多晶硅层，而所述上电极包括钨(W)、钨硅化物(WSix)、铝(Al)和钛(Ti)中的一种。所述电介质层包括Al203、Hf0x、Ti0以及氧化物层、氮化物层和氧化物层的叠层中的一种。
图IA至图IF是说明根据本发明一个实施例的制造电容器的方法的截面图； 图2是形成栅极线之后的单元区的三维视图；图3是形成栅极线之后的外围电路区的三维视图；图4是根据本发明一个实施例的电容器的三维视图；以及图5是根据本发明另一个实施例的电容器的三维视图。
具体实施例方式在下文中，将参照附图详细地描述本发明的各个实施例。提供附图以使本领域技术人员能根据本发明的示例性实施例实施和使用本发明。图IA至图IF是说明根据本发明一个实施例的制造电容器的方法的截面图。参见图1A，在半导体衬底100中在第一方向上限定出单元区和外围电路区。外围电路区包括处在与第一方向实质正交的第二方向上的第一区和第二区。在半导体衬底100之上顺序地层叠用于浮栅的栅绝缘层102和第一导电层104。可以在第一区和第二区中形成下电极；上电极和下电极可以在第二区中相互重叠。栅绝缘层102可以包括氧化物层。第一导电层104可以由掺杂的多晶硅形成。由于第一导电层104在单元区充当浮栅而在外围电路区充当电极，因此第一导电层104可以具有IOnm或更大的厚度。参见图1B,可以在第一导电层104之上形成硬掩模106。硬掩模106在对应于隔离区的部分处具有开口。第一导电层104经由硬掩模106的开口而部分地暴露出来。选择性地刻蚀第一导电层104的暴露部分；并且通过经刻蚀的第一导电层104来暴露出栅绝缘层102的一部分。然后，顺序地去除栅绝缘层102和半导体衬底100以由此形成沟槽108、栅绝缘层102的图案、以及第一导电层104的图案。在单元区中，每个沟槽108的宽度可以取决于半导体器件的集成度。然而，外围电路区中的每个沟槽108可以具有Inm或更大的厚度，以便保证最小电容。在形成沟槽108之后，可以进一步形成壁绝缘层(未示出)，以修复可能在刻蚀工艺期间造成的表面损伤。参见图1C，在整个结构之上形成用于隔离层110的绝缘层以填充沟槽108。这里，绝缘层可以由氧化物层形成。例如，绝缘层可以包括高密度等离子(HDP)体氧化物层、或层叠的可流动绝缘层(S0D层)与HDP氧化物层。参见图1D，执行平坦化工艺以暴露出硬掩模106。这里，可以执行化学机械抛光(CMP)作为平坦化工艺。结果，隔离层110可以仅保留在沟槽108中。
参见图1E，在去除硬掩模106之后，降低每个隔离层110的高度，以增强要在后续工艺中形成的控制栅CG与浮栅FG之间的耦合。可以通过利用刻蚀工艺降低每个隔离层110的高度来控制有效场高度(EHO。在降低隔离层110的高度时，不应暴露出栅绝缘层102的图案。参见图1F,沿着隔离层110的暴露表面和第一导电层104的图案形成电介质层112。第一导电层104的图案暴露在隔离层110之上。电介质层112可以包括高K材料或氧化物层、氮化物层和氧化物层的层叠结构。例如，高K材料可以由A1203、HfOx、或TiO形成。在形成电介质层112之后，在电介质层112之上形成用于控制栅的第二导电层(114和116)。第二导电层(114和116)可以包括掺杂的多晶硅层114和金属层116。这里，在掺杂的多晶硅层114之上形成金属层116以减小电阻。金属层116包括诸如钨(W)、钨硅化物(WSix)、铝(Al)或钛(Ti)的金属。随后，执行栅极线形成工艺以在单元区中形成栅极线。在单元区中形成栅极线，而不在外围电路区中形成栅极线。下面参照后面的附图详细描述 在执行栅极线形成工艺之后的单元区和外围电路区。图2是形成栅极线之后的单元区的三维视图。如图2所示，通过执行栅极线形成工艺在单元区中形成多个栅极线。每个栅极线可以包括绝缘层102、浮栅FG、电介质层112、以及控制栅CG。图3是形成栅极线之后的外围电路区的三维视图。如图3所示，在外围电路区中未形成栅极线，而栅极线仅被形成在单元区中。在外围电路区中，单元区中的浮栅FG成为下电极，单元区中的控制栅CG成为上电极。因此，在外围电路区中，电容器包括由第一导电层104的图案形成的下电极、由第二导电层(114和116)形成的上电极、以及插入在下电极与上电极之间的电介质层112。电容器的电容可以满足以下式子[公式I]
,. wlhC = I:-
d在式I中，C为电容，E为介电常数、“w”为电容器的宽度，“I”为电容器的长度，“d”为电介质层的厚度。由于如图3所示的三维结构的电容器具有比现有的二维电容器的高度更大的高度“h”，因此尽管占据的面积减小，仍可以保证足够的电容。要形成将电压传送给下电极或上电极的导电层(或导电插塞)以操作电容器。具体地，第三导电层可以与下电极接触，第四导电层可以与上电极接触。第三导电层和第四导电层可以与不同的节点耦接。第三导电层和第四导电层可以具有不同的配置。以下参照附图描述具有第三导电层和第四导电层的电容器的实施例。图4是根据本发明的一个实施例的电容器的三维视图。参见图4,从第一区去除第二导电层(114和116)和电介质层112以暴露出第一导电层104的图案。这里，从暴露出电介质层112的第一区完全地去除第一导电层104之间的第二导电层(114和116)。随后，将层间绝缘层118填充在第一导电层104的暴露图案之间。形成第三导电层120以将第一导电层104的暴露图案相互耦接。在第二区的金属层116的顶部上形成第四导电层122。可以采用各种方法形成第三导电层120。例如，当在暴露于第一区中的第一导电层104的图案和层间绝缘层118之上形成导电层之后，可以去除该导电层与第二区邻接的一部分，以形成不与第二区接触的第三导电层120。以此方式，电容器被形成为使得第一导电层104和第三导电层120的图案成为电容器的下电极；第二导电层(114和116)成为电容器的上电极；并且第二区中的电介质层112成为插入在下电极与上电极之间的绝缘材料。可以执行后续工艺以将第三导电层120和第四导电层122耦接到不同的节点。图5是根据本发明的另一个实施例的电容器的三维视图。参见图5，当如图IB所示形成沟槽108时，在外围电路区的第一区中，用于下电极的第一导电层104的图案的端部可以相互耦接。随后，执行上述结合图IC至IF所描述的工艺。从第一区去除第二导电层(114和116)以在第一区中暴露出电介质层112。这里，从暴露出电介质层112的第一区完全地去除第一导电层104的图案之间的第二导电层(114)。随后，去除暴露出的导电层112以暴露出第一导电层104的图案。形成第三导电层120以将第一导电层104的暴露图案相互电耦接。随后在第二区的金属层116的顶部上形成第四导电层122。以此方式，第三导电层120与用于电容器的下电极的第一导电层104 耦接。第四导电层122与用于电容器的上电极的金属层116耦接。在本发明的前述实施例中，第三导电层120和第四导电层122沿与半导体衬底110实质上垂直的方向形成。然而，本发明并不局限于此。第三导电层120和第四导电层122可以沿相对于半导体衬底100的水平方向布置。如上所述，可以减小低电容的电容器的面积，这是因为电容器是沿与半导体衬底实质上垂直的方向形成的。因为在形成栅极线的同时形成电容器，因此可以避免制造工艺数目增加。此外，下电极的高度可以被确定为与单元区中的浮栅的高度成比例。即使二维平面面积减小，仍因为增加的高度可以保证电容器足够的电容。因此，可以减小具有根据实施例的低电容电容器的半导体器件的尺寸。根据本发明的实施例，可以通过沿与半导体衬底实质垂直的方向形成电容器来减小低电容的电容器的面积，并且可以通过在执行栅极线工艺的同时形成电容器来制造低电容的电容器，而无需额外的工艺。
权利要求
1.一种半导体器件,包括 半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区； 栅极线，所述栅极线被形成在所述单元区中的半导体衬底之上并且被布置在所述第二方向上；以及 电容器，所述电容器包括处在所述半导体衬底之上的下电极、电介质层和上电极，其中，所述第一区和所述第二区中的下电极在所述第一方向上相互间隔开并且在所述第一区中相互耦接；所述电介质层沿着所述第二区中的下电极的表面形成；并且所述上电极被形成在所述电介质层之上。
2.如权利要求I所述的半导体器件，其中，所述下电极包括 第一导电层图案，所述第一导电层图案被形成在所述第一区和所述第二区中的半导体 衬底之上，并在所述第一方向上相互间隔开；以及 第三导电层，所述第三导电层在所述第一区中将所述第一导电层图案相互电耦接。
3.如权利要求2所述的半导体器件，其中，所述第一导电层图案由掺杂的多晶硅形成。
4.如权利要求I所述的半导体器件，其中，所述上电极包括形成在所述第二区中的电介质层之上的第二导电层和金属层。
5.如权利要求4所述的半导体器件，其中，所述第二导电层由掺杂的多晶硅形成。
6.如权利要求4所述的半导体器件，其中，所述金属层由钨W、钨硅化物WSix、铝Al或钛Ti形成。
7.—种半导体器件,包括 半导体衬底，在所述半导体衬底中在第一方向上限定有单元区和外围电路区，其中，所述外围电路区包括限定在与所述第一方向实质正交的第二方向上的第一区和第二区； 隔离层，所述隔离层被形成在所述单元区和所述外围电路区中的半导体衬底中，并在所述第一方向上相互间隔开，其中，所述隔离层的部分从所述半导体衬底向上突出； 栅绝缘层图案，所述栅绝缘层图案在所述单元区中的隔离层之间的半导体衬底之上相互间隔开，且沿第一方向被形成在所述外围电路区中的隔离层之间的半导体衬底之上； 第一导电层图案，所述第一导电层图案被形成在所述单元区和所述外围电路区中的栅绝缘层图案之上； 电介质层，所述电介质层在所述单元区中沿着所述第一导电层图案和所述隔离层的表面被形成在第二方向上，并且在所述第二区中沿着所述第一导电层图案和所述隔离层的表面而形成； 第二导电层，所述第二导电层被形成在所述单元区和所述第二区的电介质层之上；以及 第三导电层，所述第三导电层被形成为在所述第一区中将所述第一导电层图案相互电耦接， 其中，电容器包括下电极和上电极，所述下电极由所述第一区中的第三导电层以及所述第一区和所述第二区中的第一导电层图案形成，所述上电极由所述第二区中的第二导电层形成。
8.如权利要求7所述的半导体器件，其中，所述第一导电层图案由掺杂的多晶硅层形成。
9.如权利要求7所述的半导体器件，其中，所述第二导电层包括层叠的掺杂多晶硅层与金属层。
10.如权利要求7所述的半导体器件，其中，所述电介质层包括顺序层叠的氧化物层、氮化物层和氧化物层，或由高K材料形成。
11.如权利要求10所述的半导体器件，其中，所述高K材料是A1203、HfOx和TiO中的一种。
12.一种制造半导体器件的方法，所述方法包括以下步骤 在半导体衬底中在第一方向上限定出单元区和外围电路区，并且在所述外围电路区中在与所述第一方向实质正交的第二方向上限定出第一区和第二区； 在所述半导体衬底之上顺序形成栅绝缘层和第一导电层； 通过从所述单元区和所述外围电路区部分地去除所述第一导电层、所述栅绝缘层和所述半导体衬底而形成将所述栅绝缘层的图案和所述第一导电层的图案分隔开的沟槽； 通过用绝缘材料部分地填充所述沟槽而形成隔离层，并且在所述隔离层的顶部部分形成凹陷以部分地暴露出所述第一导电层的图案的侧壁； 沿着包括所述隔离层的整个结构的表面形成电介质层； 在所述电介质层之上形成第二导电层以填充所述凹陷； 通过从所述单元区部分地去除所述第二导电层、所述电介质层、所述第一导电层的图案、以及所述栅绝缘层的图案而在所述单元区中形成布置在所述第二方向上的栅极线；通过从所述第一区去除所述第二导电层和所述电介质层而暴露出所述第一导电层的图案；以及 形成第三导电层以将在所述第一区暴露出来的第一导电层的图案相互电耦接，以及形成包括下电极和上电极的电容器，其中，所述第一导电层的图案和所述第三导电层成为所述下电极，所述第二区中的第二导电层成为所述上电极。
13.如权利要求12所述的方法,其中,所述第一导电层包括掺杂的多晶娃层。
14.如权利要求12所述的方法，其中，通过层叠掺杂的多晶硅层与金属层而形成所述第二导电层。
15.如权利要求14所述的方法，其中，所述金属层由钨W、钨硅化物WSix、铝Al和钛Ti中的一种形成。
16.如权利要求12所述的方法，其中，所述电介质层由高K材料和包括氧化物层、氮化物层和氧化物层的顺序层叠结构中的一种形成。
17.一种半导体存储器件，包括 栅极线，所述栅极线被配置为在单元区中充当字线； 外围区中的下电极，每个下电极具有与每个栅极线相同的结构； 导电层图案，所述导电层图案被配置为将所述下电极相互连接； 上电极，所述上电极被配置为在所述外围区中充当电容器的两个电极中的一个电极；以及 电介质层，所述电介质层被配置为在所述外围区中将所述下电极与所述上电极绝缘，其中，所述下电极和所述导电层图案充当所述电容器中的两个电极中的另一个电极。
18.如权利要求17所述的半导体存储器件，其中，所述栅极线和所述下电极包括掺杂的多晶硅层，而所述上电极包括钨W、钨硅化物WSix、铝Al和钛Ti中的一种。
19.如权利要求17所述的半导体存储器件，其中，所述电介质层包括Al2O3,HfOx，TiO，以及氧化物层、氮化物层和氧化物层的叠层中的一种。
全文摘要
本发明提供一种半导体器件及其制造方法，所述半导体器件包括半导体衬底，所述半导体衬底被划分成限定在第一方向上的单元区和外围电路区，其中，外围电路区被划分成限定在与第一方向实质正交的第二方向上的第一区和第二区；栅极线，所述栅极线被形成在单元区中的半导体衬底之上且被布置在第二方向上；以及电容器，所述电容器包括处在半导体衬底之上的下电极、电介质层和上电极，其中，第一区和第二区中的下电极在第一方向上相互间隔开且在第一区中相互耦接；电介质层沿着第二区中的下电极的表面形成；并且上电极被形成在电介质层之上。
文档编号H01L27/06GK102969314SQ20121031545
公开日2013年3月13日 申请日期2012年8月30日 优先权日2011年8月30日
发明者安正烈, 李闰敬 申请人:爱思开海力士有限公司