芯片叠层结构及其制造方法
【专利摘要】本发明公开了一种芯片叠层结构及其制造方法。该芯片叠层结构包括一第一芯片、一第二芯片及一垂直导线；第二芯片设置于第一芯片之上；垂直导线电性连接第一芯片及第二芯片；垂直导线设置于第一芯片及第二芯片的投影范围之外。
【专利说明】芯片叠层结构及其制造方法
【技术领域】
[0001]本发明是有关于一种叠层结构及其制造方法，且特别是有关于一种芯片叠层结构及其制造方法。
【背景技术】
[0002]随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件例如是存储器、微处理器、感应芯片或微机电元件等。不同的半导体元件可以达成不同的功能。各种半导体元件设置于封装衬底后，透过封装技术而形成一半导体封装结构。每一半导体封装结构再焊接于印刷电路板后，以使这些半导体元件能够发挥其功能。
[0003]在电子产品的市场潮流追求「轻、薄、短、小」的趋势下，电子产品的体积越来越小。为了缩小电子产品的体积，封装技术也不断的在进步，以缩小半导体封装结构的体积。
【发明内容】
[0004]本发明是有关于一种芯片叠层结构及其制造方法，其利用芯片的投影范围以外的垂直导线来形成芯片叠层结构。
[0005]根据本发明的一方面，提出一种芯片叠层结构，该芯片叠层结构包括一第一芯片、一第二芯片及一垂直导线；第二芯片设置于第一芯片之上；垂直导线电性连接第一芯片及第二芯片；垂直导线设置于第一芯片及第二芯片的投影范围之外。
[0006]根据本发明的另一方面，提出一种芯片叠层结构的制造方法，该芯片叠层结构的制造方法包括以下步骤:提供一第一芯片；提供一第二芯片；叠层第一芯片及第二芯片；形成一垂直导线，以电性连接第一芯片及第二芯片；垂直导线设置于第一芯片及第二芯片的投影范围之外。
`[0007]为让本发明的上述内容能更明显易懂，下文特举各种实施例，并配合所附图式，作详细说明如下:
【专利附图】
【附图说明】
[0008]图1绘示一芯片叠层结构的示意图。
[0009]图2绘不另一芯片置层结构的不意图。
[0010]图3绘示另一芯片叠层结构的两层构造的细部构造图。
[0011]图4A~图4K绘示芯片叠层结构的制造方法的示意图。
[0012]图5绘示图4A~图4D的步骤采用晶圆级工艺的示意图。
[0013]图6绘不另一芯片置层结构的不意图。
[0014]图7绘示另一芯片叠层结构的示意图。
[0015]图8绘不另一芯片置层结构的不意图。
[0016]图9A~图9F绘示图8的芯片叠层结构的制造方法的流程图。
[0017]【主要元件符号说明】[0018]100、200、300、400、500、600:芯片叠层结构
[0019]110、210、310、510、610:第一芯片
[0020]120、220、320、520、620:第二芯片
[0021]130、330、430、531、532、533、534、535、536、630:垂直导线
[0022]240:散热板
[0023]311,611:第一衬底
[0024]311b:待切割区域
[0025]312、612:第一水平导线
[0026]312a、622a:凹槽
[0027]313,613:第一绝缘层
[0028]321:第 二衬底
[0029]322,622:第二水平导线
[0030]323,623:第二绝缘层
[0031]330a、430a、630a:垂直孔
[0032]351、352、651、652:图案化光刻胶层
[0033]530:第三芯片
[0034]All、A31:芯片区
[0035]A12、A32:导线区
[0036]S31、S32、S61、S62:构造
【具体实施方式】
[0037]以下是提出各种实施例进行详细说明，其利用芯片的投影范围以外的垂直导线来形成芯片叠层结构。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份元件，以清楚显示本发明的技术特点。
[0038]第一实施例
[0039]请参照图1，其绘示一芯片叠层结构100的示意图。芯片叠层结构100包括至少二芯片(例如是一第一芯片Iio及一第二芯片120)及至少一垂直导线(例如是垂直导线130)。第二芯片120设置于第一芯片110之上。垂直导线130电性连接第一芯片110及第二芯片120。垂直导线130设置于第一芯片110及第二芯片120的投影范围之外。
[0040]在本实施例中，第一芯片110与第二芯片120不是透过打线连接的方式进行电性连接，也不是在第一芯片Iio或第二芯片120形成直通娃晶穿孔(Through-Silicon Via,TSV)来进行电性连接。本实施例是采用位于第一芯片110及第二芯片120的投影范围外的垂直导线130来进行连接。如图1所示，第一芯片110及第二芯片120设置于芯片区All，垂直导线130则设置于导线区A12。导线区A12可以是芯片叠层结构100的四周围，也可以是芯片叠层结构100的一侧边。垂直导线130设置于芯片区All之外，可以使第一芯片110及第二芯片120集中叠层于芯片区All。如此一来，第一芯片110及第二芯片120的水平距离与垂直距离得以缩减，垂直导线130的电流路径也可以缩短。
[0041]请参照图2，其绘示另一芯片叠层结构200的示意图。第一芯片210及第二芯片220之间可以设置一散热板240。散热板240可以帮助散去第一芯片210及第二芯片220在运作过中所产生的热量。散热板240例如是一铝金属片或是内含流体的壳体。
[0042]请参照图3，其绘示另一芯片叠层结构300的两层构造S31、S32的细部构造图。芯片叠层结构300包括一第一芯片310、一第一衬底311、一第一水平导线312、一第一绝缘层313、一第二芯片320、一第二衬底321、一第二水平导线322、一第二绝缘层323及一垂直导线330。芯片叠层结构300可以具有二层以上的构造，图3仅以两层构造S31、S32为例作说明。第一芯片310、第一衬底311、第一水平导线312及第一绝缘层313作为芯片叠层结构300的最下面一层的构造S31。第二芯片320、第二衬底321、第二水平导线322及第二绝缘层323作为另一构造S32。在构造S31之上，可以类推出多层构造S32。
[0043]第一芯片310及第二芯片320例如是微处理芯片、存储器、微波射频芯片、显示芯片或微机电元件。第一芯片310及第二芯片320可以是同种类也可以是不同种类。第一芯片310及第二芯片320的尺寸可以相同，也可以不相同。
[0044]第一衬底311及第二衬底321用以承载各种电子兀件,例如是承载第一芯片310及第二芯片320。第一衬底311及第二衬底321的材质例如是一硅材料、一高分子材料或一二氧化娃材料。第一芯片310设置于第一衬底311上，第二芯片320设置于第二衬底321上。
[0045]第一水平导线312及第二水平导线322用以传导电讯号。第一水平导线312及第二水平导线322的材质例如是铜(Cu)、金(Ag)、银(Ag)或铝(Al)。第一水平导线312设置于第一衬底311内，第二水平导线322设置于第二衬底321内。第一水平导线312连接第一芯片310及垂直导线330，第二水平导线322连接第二芯片320及垂直导线330。第一水平导线312及第二水平导线322可以分别暴露于第一衬底311及第二衬底321的表面。或者，第一水平导线312及第二水平导线322可以内埋于第一衬底311及第二衬底321之内，并延伸至第一衬底311及第二衬底321的表面。
[0046]第一绝缘层313覆盖第一衬底311及第一芯片310，第二绝缘层323覆盖第二衬底321及第二芯片320。第一绝缘层313及第二绝缘层323的材质例如是一高分子材料或一二氧化硅材料。第一绝缘层313及第二绝缘层323用以保护第一芯片310及第二芯片320。并且第一绝缘层313的表面为平坦状，以使第二衬底321能够平稳地叠层于第一绝缘层313上。第二绝缘层323为平坦状，以使其他衬底能够平稳地叠层于第二绝缘层323上。
[0047]第一衬底311、第二衬底321、第一绝缘层313及第二绝缘层323的材质可以是相同材料，例如都采用高分子材料，或者都采用二氧化硅材料。第一衬底311、第二衬底321、第一绝缘层313及第二绝缘层323的材质可以是不相同的材料，例如第一衬底311采用硅材料，第二衬底321采用二氧化硅材料，第一绝缘层313及第二绝缘层323采用高分子材料。
[0048]垂直导线330贯穿第二绝缘层323、第二衬底321及第一绝缘层313，而没有贯穿第一衬底311。第一水平导线312及第二水平导线322均延伸至导线区A32，垂直导线330贯穿导线区A32并与第一水平导线312及第二水平导线322连接，以电性连接第一芯片310及第二芯片320。
[0049]此外，如图3所示，第一衬底311的尺寸、第二衬底321的尺寸、第一绝缘层313的尺寸及第二绝缘层323的尺寸实质上相同。第一芯片310及第二芯片320的尺寸可以不相同。不论第一芯片310、第二芯片320的尺寸如何改变，芯片叠层结构300可以维持于固定的尺寸。
[0050]此外，请参照图4A?图4K，其绘示芯片叠层结构300的制造方法的示意图。如图4A?图4D所示，提供第一芯片310。如图4E?图4H所示，提供第二芯片320。如图41所示，叠层第一芯片310及第二芯片320。如图4J?图4K所示，形成垂直导线330，以电性连接第一芯片310及第二芯片320。垂直导线330设置于第一芯片310及第二芯片320的投影范围之外。
[0051]详细来说，如图4A所示，提供第一衬底311，并以一图案化光刻胶层351为掩模，刻蚀第一衬底311以形成至少一凹槽312a。
[0052]如图4B所示，移除图案化光刻胶层351，并形成第一水平导线312于第一衬底311的凹槽312a内。
[0053]如图4C所不，设置第一芯片310于第一衬底311上,第一芯片310连接第一水平导线312。在此步骤中，第一芯片310可以透过覆晶接合(flip chip bonding)的方式设置于第一衬底311上。
[0054]如图4D所不,覆盖第一绝缘层313于第一衬底311及第一芯片310上。在此步骤中，更包括平坦化第一绝缘层313的步骤。举例来说，第一绝缘层313可以透过旋转涂布的方式来形成，也可以透过沉积及化学机械抛光的方式来形成，使得第一绝缘层313的表面为平坦状。
[0055]图4A?图4D可以采用单晶粒级工艺也可采用晶圆级工艺。请参照图5,其绘示图4A?图4D的步骤采用晶圆级工艺的示意图。在晶圆级工艺中，如图5的左侧图式所示，晶圆900可切割出多个第一芯片310。晶圆900在切割后可以经过筛选，而留下通过检测的第一芯片310。如此一来,可以增加产品的生产良率。如图5的中间图式所不,第一衬底311可采用圆形状结构，在第一衬底311上划分出多个待切割区域311b。在每一待切割区域311b上各自形成第一水平导线312。如图5的右侧图式所示，将各个第一芯片310设置于第一衬底311的每一待切割区域311b上。接着，于第一衬底311上整面形成第一绝缘层313 (由于第一绝缘层313覆盖于最上方，故第一衬底311、第一芯片310及第一水平导线312皆以虚线表示)。然后，再针对每一待切割区域311b进行切割。如此一来，可以透过晶圆级工艺来大幅增加工艺速度。
[0056]接着，在图4E?图4H中，则以类似于图4A?图4D的方式形成第二衬底321、第二水平导线322、第二芯片320及第二绝缘层323。
[0057]然后，如图41所示，将图4E?图4H所形成的第二衬底321、第二水平导线322、第二芯片320及第二绝缘层323叠层于图4A?图4D所形成的第一衬底311、第一水平导线312、第一芯片310及第一绝缘层313上。在叠层过程中，第一芯片310及第二芯片320无需精准对位。第一芯片310及第二芯片320只需重叠即可。当第一芯片310及第二芯片320重叠时，可以缩小芯片区A31，而获得较大的导线区A32。
[0058]接着，如图4J所示，以一图案化光刻胶层352为掩模，刻蚀第二绝缘层323、第二水平导线322、第二衬底321及第一绝缘层313，以形成一垂直孔330a，并暴露出第一水平导线312。
[0059]然后，如图4K所示，形成垂直导线330于垂直孔330a内，使得垂直导线330电性连接第一水平导线312及第二水平导线322。[0060]透过上述图4A?图4K的方式，即可形成芯片叠层结构300。虽然图4Α?图4Κ仅以两层构造S31、S32为例做说明，然而类似的方式可以推演至多层构造。
[0061]请参照图6，其绘示另一芯片叠层结构400的示意图。在形成垂直导线430时，可以采用多阶段的方式形成宽度不一致的垂直孔430a。如此一来，垂直导线430也将形成宽度不一致的型态。
[0062]请参照图7，其绘示另一芯片叠层结构500的示意图。在一种应用中，芯片叠层结构500具有多个垂直导线531、532、534、535、536。垂直导线531可以作为第一芯片510、第二芯片520及第三芯片530的数据线；垂直导线532可以作为第二芯片520的电源线；垂直导线533可以作为第二芯片520及第三芯片530的数据线；垂直导线534可以作为第三芯片530的电源线；垂直导线535可以作为第一芯片510的电源线；垂直导线536可以作为第一芯片510及第二芯片520的数据线。
[0063]第二实施例
[0064]请参照图8，其绘示另一芯片叠层结构600的示意图。本实施例的芯片叠层结构600与第一实施例的芯片叠层结构300不同之处在于仅采用一个衬底611，其余相同之处不再重复叙述。芯片叠层结构600包括一衬底611、一第一水平导线612、一第一芯片610、一第一绝缘层613、一第二水平导线622、一第二芯片620、一第二绝缘层623及一垂直导线630。
[0065]第二芯片620设置于第一绝缘层613上。第一水平导线612设置于衬底611内，第二水平导线622设置于第一绝缘层613内。垂直导线630则连接第一水平导线612及第二水平导线622。
[0066]请参照图9A?图9F，其绘示图8的芯片叠层结构600的制造方法的流程图。如图9A所示，提供第一芯片610。如图9B?图9F所示，叠层第二芯片620于第一芯片610之上，并形成垂直导线630。
[0067]详细来说，如图9A所示，图9A的步骤类似于上述图4A?图4D的方式，在此不再
重复叙述。
[0068]接着，如图9B所示，以一图案化光刻胶层651为掩模，刻蚀第一绝缘层613，以形成一凹槽622a。
[0069]然后，如图9C所示，以另一图案化光刻胶层652为掩模，刻蚀第一绝缘层613，以形成一垂直孔630a。
[0070]接着，如图9D所示，形成垂直导线630及第二水平导线622于垂直孔630a及凹槽622a内。第二水平导线622位于第一绝缘层613的表面，垂直导线630连接第一水平导线612及第二水平导线622。
[0071]然后，如图9E所不,设置第二芯片620于第一绝缘层613上，以使第二芯片620电性连接于第二水平导线622。
[0072]接着，如图9F所示，覆盖第二绝缘层623于第一绝缘层613及第二芯片620上。
[0073]透过上述图9A?图9F的方式，即可形成另一实施例的芯片叠层结构600。图9A?图9F仅以两层构造S61、S62为例做说明，然而类似的方式可以推演至多层构造。
[0074]综上所述，虽然本发明已以各种实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种芯片叠层结构，包括:
AA- -H-* LL —弟一心片； 一第二芯片，设置于该第一芯片之上；以及 一垂直导线，电性连接该第一芯片及该第二芯片，该垂直导线设置于该第一芯片及该第二芯片的投影范围之外。
2.根据权利要求1所述的芯片叠层结构，更包括: 一第一衬底，该第一芯片设置于该第一衬底上； 一第一水平导线，设置于该第一衬底内，该第一水平导线连接该第一芯片及该垂直导线；以及 一第一绝缘层,覆盖该第一衬底及该第一芯片。
3.根据权利要求2所述的芯片叠层结构，更包括: 一第二衬底，该第二芯片设置于该第二衬底上； 一第二水平导线，设置于该第二衬底内，该第二水平导线连接该第二芯片及该垂直导线；以及 一第二绝缘层，覆盖该第二衬底及该第二芯片，其中该第一衬底、该第二衬底、该第一绝缘层及该第二绝缘层的材质为一硅材料、一高分子材料或一二氧化硅材料。
4.根据权利要求3所述的芯片叠层结构，其中该垂直导线贯穿该第二绝缘层、该第二衬底及该第一绝缘层。
5.根据权利要求3所述的芯片叠层结构，其中该第一衬底的尺寸等于该第二衬底的尺寸、该第一绝缘层的尺寸及该第二绝缘层的尺寸。
6.根据权利要求2所述的芯片叠层结构，其中该第二芯片设置于该第一绝缘层上，该芯片叠层结构更包括: 一第二水平导线，设置于该第一绝缘层内，该第二水平导线连接该第二芯片及该垂直导线；以及 一第二绝缘层，覆盖该第一绝缘层及该第二芯片，其中该第一衬底、该第一绝缘层及该第二绝缘层的材质为一硅材料、一高分子材料或一二氧化硅材料。
7.—种芯片叠层结构的制造方法，包括: 提供一第一芯片； 提供一第二芯片； 叠层该第一芯片及该第二芯片；以及 形成一垂直导线，以电性连接该第一芯片及该第二芯片，该垂直导线设置于该第一芯片及该第二芯片的投影范围之外。
8.根据权利要求7所述的芯片叠层结构的制造方法，其中提供该第一芯片的步骤包括: 提供一第一衬底； 形成一第一水平导线于该第一衬底内； 设置该第一芯片于该第一衬底上，该第一芯片连接该第一水平导线；以及 覆盖一第一绝缘层于该第一衬底及该第一芯片上。
9.根据权利要求8所述的芯片叠层结构的制造方法，其中提供该第二芯片的步骤包括: 提供一第二衬底； 形成一第二水平导线于该第二衬底内； 设置该第二芯片于该第二衬底上，该第二芯片连接该第二水平导线；以及 覆盖一第二绝缘层于该第二衬底及该第二芯片上； 其中形成该垂直导线的步骤包括: 刻蚀该第二绝缘层、该第二衬底及该第一绝缘层，以形成一垂直孔；以及 填充一导电材料于该垂直孔内，以形成该垂直导线。
10.根据权利要求8所述的芯片叠层结构的制造方法，其中该提供该第二芯片的步骤包括: 形成一第二水平导线及该垂直导线于该第一绝缘层内，该第二水平导线位于该第一绝缘层的表面，该垂直导线连接该第一水平导线及该第二水平导线； 设置该第二芯片于 该第一绝缘层上；以及覆盖一第二绝缘层于该第一绝缘层及该第二芯片之上。
【文档编号】H01L21/768GK103681610SQ201210322729
【公开日】2014年3月26日 申请日期:2012年9月4日 优先权日:2012年9月4日
【发明者】陈士弘 申请人:旺宏电子股份有限公司