半导体器件以及制造半导体器件的方法

专利名称：半导体器件以及制造半导体器件的方法
技术领域：
本发明涉及一种半导体器件以及用于制造半导体器件的方法。
背景技术：
近年来，已经以使半导体器件中的布线小型化的趋势提出了多种半导体器件的结 构。专利文献I (日本未审查专利公开11-121612)描述了以下用于制造半导体器件的方法。首先，在半导体衬底上的层间绝缘膜中形成沟槽。随后，在沟槽内部填充金属。随后，以预定量蚀刻金属的一部分。结果，同时由相同金属作为整体结构形成下层布线以及柱状耦合部。这可以提供高可靠性的布线结构。专利文献专利文献I日本未审查专利公开11-12161非专利文献非专利文献IC. Cabral. Jr 等人，Proceedings of AMC 2010" Metallization Opportunitiesand Challenges for Future Back-End-of-the-Lime Technology"。

发明内容
利用专利文献I中描述的技术，在层间绝缘层中形成沟槽，并且随后在沟槽中嵌入金属。因此，随着沟槽宽度的减小，所形成的布线和柱状耦合部(通路(via))的电阻倾向于增大。为此，本发明人考虑到降低上述结构的电阻需要新的布线和通路结构。根据本发明一个方面，提供一种半导体器件，其包括半导体衬底；第一布线，其设置于半导体衬底上方；第一通路，其设置于第一布线上且在其底表面处与第一布线接触；以及第一绝缘层，其设置在半导体衬底上方并至少与第一布线的顶表面和第一通路的侧表面接触。第一布线和第一通路的每个侧表面的至少一部分切断各金属晶粒。根据本发明另一方面，提供一种半导体器件，其包括半导体衬底；第一布线，其设置于半导体衬底上；第一通路，其设置于第一布线上且在其底表面处与第一布线接触；以及第一绝缘层，其设置在半导体衬底上方并至少与第一布线的顶表面和第一通路的侧表面接触。第一布线和第一通路中的氟含量小于IXIO19原子/立方厘米。根据本发明又一方面，提供一种用于制造半导体器件的方法。该方法包括在半导体衬底上形成具有沿第一布线的图案的金属图案的金属图案形成步骤；部分地蚀刻金属图案，并由此形成第一布线以及第一通路的第一通路图案形成步骤，该第一通路在其底表面 与第一布线接触；以及在半导体衬底上形成至少与第一布线的顶表面和第一通路的侧表面 接触的第一绝缘层的第一绝缘层形成步骤。根据本发明，第一布线和第一通路由具有大晶粒的金属形成，而与第一布线和第 一通路的宽度无关。因此，即使在使第一布线和第一通路小型化时，也能获得低电阻的第一 布线和第一通路。因此能够提供具有低电阻细间距布线结构的半导体器件。根据本发明，能够提供具有低电阻细间距布线结构的半导体器件。


图1是示出根据第一实施例的半导体器件的构造的横截面图；图2是示出根据第一实施例的半导体元件的构造的横截面图；图3A是对应于图1的A部分的部分的放大图；图3B是从顶部观察时沿图3A的线B-B'的横截面图；图4A和4B每个都是示出用于制造根据第一实施例的半导体器件的方法的横截面图；图5A和5B每个都是示出用于制造根据第一实施例的半导体器件的方法的横截面图；图6A和6B每个都是示出用于制造根据第一实施例的半导体器件的方法的横截面图；图7A和7B每个都是示出用于制造根据第一实施例的半导体器件的方法的横截面图；图8A和8B每个都是示出用于制造根据第一实施例的半导体器件的方法的横截面图；图9A和9B每个都是示出第一实施例的效果的示意图；图10A和10B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图11A和11B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图12A和12B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；
图13A和13B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图14A和14B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图15A和15B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图16A和16B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图17A和17B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图18A和18B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图19A和19B每个都是示出用于制造根据第二实施例的半导体器件的方法的示意图；图20A和20B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图21A和21B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图22A和22B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；
图23A和23B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图24A和24B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图25A和25B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图26A和26B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图27A和27B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图28A和28B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图；图29A和29B每个都是示出用于制造根据第三实施例的半导体器件的方法的示意图30A和30B每个都是示出根据第三实施例的半导体器件的变型例的示意图；图31A和31B每个都是示出根据第三实施例的半导体器件的变型例的示意图；图32是示出用于制造根据第四实施例的半导体器件的方法的横截面33是示出用于制造根据第四实施例的半导体器件的方法的横截面34是示出用于制造根据第四实施例的半导体器件的方法的横截面35是示出用于制造根据第四实施例的半导体器件的方法的横截面36是示出用于制造根据第四实施例的半导体器件的方法的横截面37是示出用于制造根据第四实施例的半导体器件的方法的横截面图
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图38是示出用于制造根据第四实施例的半导体器件的方法的横截面39是示出用于制造根据第四实施例的半导体器件的方法的横截面40是示出用于制造根据第四实施例的半导体器件的方法的横截面41A至41D每个都是示出根据第四实施例的半导体器件的变型例的横截面42A至42D每个都是示出根据第四实施例的半导体器件的变型例的横截面43是根据第四实施例的半导体器件的变型例的横截面图；图44是示出根据第五实施例的半导体器件的构造的横截面图；图45是示出根据第六实施例的半导体器件的构造的横截面图；以及图46是示出根据第七实施例的半导体器件的构造的横截面图。
具体实施例方式以下通过参考

本发明的实施例。顺便提及，在所有附图中，为相同的构成元件赋予相同附图标记和符号，并将适当省略其说明。第一实施例参考图1至3A和3B，将说明根据第一实施例的半导体器件10。半导体器件10具有如下构造。第一布线420设置在半导体衬底100上方。第一通路440设置在第一布线420上。此外，第一通路440的底表面与第一布线420接触。第一绝缘层330设置在半导体衬底100上方，并且至少与第一布线420的顶表面以及第一通路440的侧表面接触。第一布线420和第一通路440的每个侧表面的至少一部分切断各金属的晶粒。以下将详细说明。首先将参考图1说明半导体器件10的总体结构。图1是示出根据第一实施例的半导体器件10的构造的横截面图。在半导体衬底100中，设置具有多个开口的元件隔离区120。在元件隔离区120的每个开口中都设置一个半导体元件20。以下将详细说明该半导体元件20。在包括设置在其中的半导体元件20的半导体衬底100上设置下层绝缘层320。在下层绝缘层320中设置接触插塞410，并且接触插塞410与半导体元件20的栅电极240等耦合。在下层绝缘层320上设置多个第一布线420。每个第一布线420都通过接触插塞410耦合至栅电极240等。此外，在每个第一布线420上设置第一通路440。第一通路440的底表面与第一布线420的顶表面接触。在下层绝缘层320上设置第一绝缘层330。第一绝缘层330至少与第一布线420的顶表面以及第一通路440的侧表面接触。此处，第一绝缘层330由具有低介电常数的低k膜形成。第一绝缘层330的介电常数例如是3. 2或更小。这可以降低半导体器件10的电容。具体地，第一绝缘层330例如是Si02、SiN, SiON, SiOC, SiOCH, SiCOH或SiOF的膜。此外，第一绝缘层330例如是HSQ (氢倍半硅氧烷)膜、MSQ (甲基倍半硅氧烷)膜或其他有机聚合物的膜。替代地，第一绝缘层330可以是其多孔膜。第一布线420、第一通路440以及第一绝缘层330形成一个第一布线层30。此外，堆叠至少两个或更多个第一布线层30。位于下侧的第一布线层30的第一通路440耦合位于上侧的第一布线层30的第一布线420。以此方式形成多层布线结构。此外，半导体器件10具有至少一个或多个逻辑电路。逻辑电路由多个半导体元件20等形成。多个第一布线层30是形成逻辑电路的局部布线层。在两个第一布线层30之间可以设置蚀刻停止层340(第二蚀刻停止层)，其由具 有比第一绝缘层330的密度高的密度的绝缘膜制成。蚀刻停止层340由在蚀刻第一绝缘层330的条件下具有更慢蚀刻速度的材料形成。这可以在下述金属图案形成步骤或第一通路图案形成步骤中抑制位于下层的第一绝缘层330由蚀刻造成的劣化。此处，蚀刻停止层340设置在位于上层的第一布线层30之间。这可以抑制由于从半导体器件10的外部渗入的湿气造成的半导体器件10内部的劣化。具体地，蚀刻停止层340例如是SiCN、SiC、SiON、SiC0、SiC0N 或 SiN 层。在多层布线结构的最上层处设置全局布线层，其用于耦合多个局部布线层。在全局布线层中设置上层布线422，其具有比局部布线层的第一布线420的厚度厚的厚度。此外，在全局布线层中通过蚀刻停止层340而设置上层绝缘层350，上层绝缘层350由与第一绝缘层330的材料不同的材料形成。具体地，上层绝缘层350例如是SiOF或SiO2层。顺便提及，在最上层的全局布线层上可以设置凸块电极(未示出)。以下将参考图2说明半导体元件20的构造。图2是示出根据第一实施例的半导体元件20的构造的横截面图。半导体元件20例如是形成逻辑电路的FET(场效应晶体管)。在半导体衬底100中设置元件隔离区120。在元件隔离区120之间形成杂质注入的源区210和漏区220。在夹在源区210和漏区220之间的沟道区(未示出附图标记)上设置栅极绝缘层230。在栅极绝缘层230上设置栅电极240。栅极绝缘层230和栅电极240的侧壁上设置侧壁绝缘膜250。在源区210、漏区220、栅电极240以及绝缘膜250上设置衬垫绝缘层310。接触插塞410在设置在衬垫绝缘层310中的开口处耦合源区210或漏区220。在接触插塞410与源区210或漏区220接触的部分处可以设置硅化物层260。替代地，在接触插塞410的底部和侧表面处可以设置阻挡金属层(未示出)。在衬垫绝缘层310上设置下层绝缘层320。如上所述，在下层绝缘层320上设置多个第一布线420。第一布线420通过接触插塞410耦合半导体元件20的源区210或漏区220。以下将参考图3A和3B说明半导体器件10中的第一布线层30。图3A是对应于图1的部分A的部分的放大图。在图3A中，与图1中所示构造不同，上层的第一布线420与两个第一通路440耦合。如图3A中所示，在第一布线层30中设置第一布线420和第一通路440。每个第一通路440都设置在第一布线420上。第一通路440的底表面与第一布线420的顶表面接触。位于下侧的第一通路440耦合至位于上侧的第一布线420。
本文所用术语“第一通路440的底表面”表示第一通路440与第一布线420接触的一端。换言之，术语“第一通路440的底表面”表示在沿包括不与第一通路440接触的第一布线420的顶表面执行切断时，第一通路440在第一布线420侧上的切断端面。在本实施例中，无需在“第一通路440的底表面”处形成明确的界限。在第一实施例中，在相同的第一布线层30中，由相同金属整体形成第一布线420以及设置在第一布线420上的第一通路440。换言之，第一布线420以及第一通路440不具有通过蚀刻等而在其间形成的界面。因此，在第一布线420与第一通路440彼此接触的部位处的晶粒402是连续的。此外，在该部位处形成大晶粒。这可以降低第一布线420和第一通路440之间的接触电阻。顺便提及，第一通路440与第一布线420接触的部位处的横截面可以向第一布线420侧在直径上扩展。但是，在第一布线420的侧表面与第一通路440的侧表面形成相同平面的部位处(称为第一侧表面401)，横截面在直径上不扩展。
此外,在第一布线420没有与第一通路440接触的顶表面与第一通路440的侧表面之间形成的角度是80度或更大且100度或更小。更优选地，该角度是90度或更大且95度或更小。这可以降低第一通路440与第一布线420接触的部分的电阻。此外，在同一第一布线层30中，至少与第一布线420的顶表面以及第一通路440的侧表面接触的第一绝缘层330由相同材料整体形成。即，在第一绝缘层330的每个第一布线420和每个第一通路440之间的边界部分处，没有在横截面图中形成界面。顺便提及，界面可形成在垂直相邻的第一布线层30之间。此处，图3B是从图3A的顶侧观察时，沿图3A的线B-B'的横截面图。顺便提及，省略第一布线420上的第一绝缘层330。图3B的中心的圆圈部分示出第一通路440的横截面。而第一通路440的横截面内部的实线指示晶粒402的晶界。其中的粗划线指示一个晶粒 402。如图3B中所示，第一布线420的至少一个侧表面形成与第一通路440的侧表面相同的表面(称为第一侧表面401)。以下将详细说明制造方法。此外，第一布线420以及第一通路440的每个侧表面的至少一部分切断各个金属的晶粒402。本文所用术语“各个金属”表示包括在(或形成)第一布线420和第一通路440中的每一个的金属。优选地，第一布线420和第一通路440的每个侧表面的整个圆周都切断金属的晶粒402。本文所用的用语“切断金属的晶粒402”表示下述内容首先，通过溅射等形成大晶粒402，并且随后通过蚀刻等处理；结果，切断晶粒402。用语“至少部分切断金属的晶粒402”意味着可能存在以下情况蚀刻横截面与晶粒边界重叠，因此未被切断的晶粒402与侧表面接触。换言之，在第一布线420和第一通路440的每个侧表面处，形成至少一个或多个金属晶粒402的切断表面。优选地，在第一布线420和第一通路440的所有侧表面处都形成至少一个或多个金属晶粒402的切断表面。利用这种结构，第一布线420和第一通路440可以由具有大晶粒402的金属形成,而与第一布线420和第一通路440的宽度无关。即，即使在使第一布线420和第一通路440小型化时，也能够获得具有低电阻的第一布线420和第一通路440。此处，非专利文献(C.Cabral. Jr 等人，Proceedings of AMC2010 " Metallization Opportunities and Challenges for FutureBack-End-of-the-Lime Technology")描述了以下内容随着通过镶嵌方法制成的Cu布线宽度减小，除体电阻之外的电子表面散射以及晶粒散射效应倾向于导致细间距布线的电阻迅速增大。非专利文献的图1说明了以下内容当Cu布线的宽度小于Cu中电子的平均自由程时，布线的电阻率同样较高。此外，具有比Cu中的电子的平均自由程小的宽度的Cu布线中的电阻率被认为高于W、Mo Ru等的体电阻率。因此，图3B中所示的结构，能够提供包括了大晶粒402并具有接近于体电阻率的电阻率的半导体器件。
此外，第一布线420和第一通路440的每一个宽度例如都小于Cu中电子的平均自由程。具体地，第一布线420和第一通路440的每一个宽度例如都为39nm或更小。通过在这种细间距布线或通路中应用第一实施例的结构，能够获得具有比通过镶嵌方法制成的Cu布线的电阻低的电阻的细间距布线结构。此外，用于第一布线420和第一通路440的金属中电子的平均自由程小于Cu的电子的平均自由程。因此，得到的细间距布线结构具有比Cu的电阻小的电阻。换言之，作为第一布线420和第一通路440的、由大晶粒形成的金属的电阻小于在第一布线420和第一通路440通过镀覆方法暂时由Cu填充时的电阻。具体地，该金属例如包括W、Mo或Ru中的任意金属。对于其材料来说，该金属中电子的平均自由程小于Cu的电子的平均自由程。此外，金属的体电阻略高于体Cu的体电阻，但低于通过镀覆方法形成为细微宽度的Cu的体电阻。因此，该金属满足上述特性，并且由此作为细间距布线结构而具有比Cu的布线电阻低的布线电阻。此外，如下所述，第一布线420和第一通路440例如通过溅射形成。换言之，第一布线420和第一通路440不是使用包含氟的原材料通过CVD(化学气相沉积)形成的。因此，可以将第一布线420和第一通路440中的氟含量设定为小于IX IO19原子/立方厘米。因此，第一布线420和第一通路440可以由具有大晶粒的金属形成。此外,在第一布线420和第一通路440中，杂质含量可以降低，这可以实现更低的电阻。然而在第一布线420和第一通路440的侧表面处并未形成阻挡金属层。此处，当第一布线420和第二通路440由Cu形成时，可能发生Cu扩散进第一绝缘层330的迁移。另一方面，利用第一实施例的结构，可以使用Cu之外的其他材料作为用于第一布线420和第一通路440的材料。这消除了在侧表面处设置高电阻阻挡金属层的需要。此外，当通过CVD将诸如W的材料嵌入通路孔(via hole)中时,材料中包括的氟可能损坏第一绝缘层330。另一方面，利用第一实施例的结构，预先通过溅射形成第一布线420和第一通路440。如上所述，这消除了在第一布线420和第一通路440的侧表面处形成阻挡金属层的需要。因此，在第一布线420和第一通路440的有限宽度范围内，可以在平面图中宽地形成低电阻金属的区域。以下参考图4A和4B至8A和SB，说明用于制造根据第一实施例的半导体器件10的方法。图4A和4B至8A和SB每个都为示出用于制造根据第一实施例的半导体器件10的方法的横截面图。顺便提及，图4A和4B至8A和8B每个都仅示出对应于图1中的部分A的部分。用于制造图1中所示的根据第一实施例的半导体器件10的方法包括如下步骤。首先在半导体衬底100上形成具有沿第一布线420的图案的金属图案(金属图案形成步骤)。随后，部分地蚀刻该金属图案，由此形成第一布线420和第一通路440 (第一通路图案形成步骤)。随后，在半导体衬底100上形成至少与第一布线420的顶表面以及第一通路440的侧表面接触的第一绝缘层330。以下将说明细节。首先如图2中所示，在半导体衬底100中形成具有开口的元件隔离区120。随后，通过离子注入将杂质引入不包括其中形成的元件隔离区120的部分中，由此形成源区210和漏区220。随后，顺序堆叠栅极绝缘层230和栅电极240。随后，将在夹在源区210和漏区220之间的沟道区上的栅极绝缘层230和栅电极240图案化。随后,在栅极绝缘层230和栅电极240的侧壁处形成侧壁绝缘膜250。随后在源区210和漏区220上通过溅射形成诸如Co的金属。随后，通过在高温下执行退火而在源区210和漏区220上形成硅化物层260。随后，在源区210、漏区220、栅电极240以及侧壁绝缘膜250上形成衬垫绝缘层310。随后，在衬垫绝缘层310上通过CVD形成下层绝缘层320。随后，蚀刻下层绝缘层320以及衬垫绝缘层310在栅电极240、源区210以及漏区220上的部分，由此形成接触孔(未示出)。随后，在接触孔和下层绝缘层320上形成阻挡金属层(未示出)。随后，通过CVD在接触孔中 嵌入W。随后，通过CMP(化学机械抛光)平坦化下层绝缘层320的顶表面。因此，在下层绝缘层320中形成接触插塞410。通过至此的步骤形成了半导体元件20。如图4A中所示，在平坦化的下层绝缘层320上通过溅射形成金属层400。因此能够形成具有大晶粒的金属层400。此外，可以以低成本形成金属层400。此处，例如，通过溅射沉积由W(钨)形成的金属层400。随后，如图4B中所示，在金属层400上顺序沉积第一光致抗蚀剂层710、抗反射层810以及第二光致抗蚀剂层720。插入抗反射层810可以提高图案化的分辨率。具体地，抗反射层810例如是非晶S1、富Si的SiON或SiOC，或含Si涂布型抗反射层，或有机系统涂布型抗反射层。随后，通过曝光或显影，将第二光致抗蚀剂层720在平面图中图案化为第一布线420的形状。以此方式形成多层掩膜。随后，如图5A中所示，通过RIE (反应离子蚀刻)，利用第二光致抗蚀剂层720作为掩膜，将金属层400与抗反射层810和第一 710 —起图案化。因此，形成具有沿第一布线420的图案的金属图案(至此，金属图案形成步骤)。随后如图5B中所示，通过等离子体灰化等移除第一光致抗蚀剂层710、抗反射层810以及第二光致抗蚀剂层720。随后，如图6A中所示，在平面图中具有第一布线420的形状的金属层400 (金属图案)上形成第一光致抗蚀剂层710、抗反射层810以及第二光致抗蚀剂层720。随后，通过曝光和显影，将第二光致抗蚀剂层720在平面图中图案化为第一通路440的形状。随后，如图6B中所示，通过RIE，利用第二光致抗蚀剂层720作为掩膜，部分地蚀刻金属图案、抗反射层810以及第一光致抗蚀剂层710。这形成了第一布线420以及在其一端与第一布线420接触的第一通路440 (至此，第一通路图案形成步骤)。随后，如图7A中所示，通过等离子灰化等移除第一光致抗蚀剂层710、抗反射层810以及第二光致抗蚀剂层720。以此方式将金属层400形成在整个半导体衬底100上，并且随后将其图案化成第一布线420和第一通路440的形状。因此，能够在保持金属层400的晶粒大的同时细化形状。随后，如图7B中所示，以覆盖图案化的第一布线420和第一通路440的方式形成第一绝缘层330 (第一绝缘层形成步骤)。此处，例如，通过涂布方法形成第一绝缘层330。具体地，例如，通过涂布和烧成形成多孔二氧化硅(k=2.3)作为第一绝缘层330。通过以此方式利用涂布方法形成第一绝缘层330，可以根据第一布线420等的各种形状实现覆盖。此外，该方法不包括在第一绝缘层330中形成通路孔等的蚀刻步骤。可抑制涂布方法使用的第一绝缘层330的劣化。此外，可以选择各种涂布材料，而与蚀刻耐受性无关。顺便提及，可以通过CVD形成第一绝缘层330。此外，以至少与第一布线420的顶表面以及第一通路440的侧表面接触的方式形成第一绝缘层330。本文所用的用语“以至少与第一布线420的顶表面等接触的方式”意味着在相邻两个第一布线420之间可以形成气隙(空孔)。该实施例将在第六实施例中说明。随后，如图8A中所示，通过CMP平坦化第一绝缘层330的顶表面。因此，第一通路440的顶表面从第一绝缘层330暴露。替代地，部分地执行CMP，并且通过干蚀刻执行回蚀。 如至此所述的，顺序执行金属图案形成步骤、第一通路图案形成步骤以及第一绝缘层形成步骤。这形成了包括第一布线420、第一通路440以及第一绝缘层330的一个第一布线层30。随后，如图SB中所示，在平坦化的第一绝缘层330上，以相同方式形成第一布线层30。以此方式，堆叠了至少两个或更多个第一布线层30。在该步骤中，实现形成，以使得位于下侧的第一布线层30的第一通路440耦合至位于上侧的第一布线层30的第一布线420。这可以形成多层布线结构。顺便提及，如图1中所示，在位于下侧的第一布线层30上通过由密度高于第一绝缘层330的绝缘材料形成的蚀刻停止层340 (第二蚀刻停止层)形成上层的第一布线30。这可抑制位于下层的第一绝缘层330由于在用于形成位于上层的第一布线层30的金属图案形成步骤或第一通路图案形成步骤中的蚀刻而造成的劣化。随后，在多层布线结构的最上层处未示出的区域中形成用于耦合多个局部布线层的全局布线层。此外，在最上层的全局布线层上形成凸块电极(未示出)。以至此说明的方式形成了根据第一实施例的半导体器件10。以下参考图9A和9B，通过与比较实例对比来说明第一实施例的效果。图9A和9B每个都是示出第一实施例的效果的示意图。图9A和9B每个都示出对应于沿图3A的线B-B'的横截面的部分。顺便提及，没有省略第一绝缘层330，并且还示出第一通路440的顶表面。图9A示出以如下比较例的方式通过单镶嵌方法形成第一通路440的情况。首先，在仅包括其中形成的第一布线420的第一布线层30上形成第一绝缘层330。随后，通过RIE在第一绝缘层330中形成用于形成第一通路440的通路孔(未示出)。随后，通过溅射在通路孔中和在第一绝缘层330上沉积TiN等的阻挡金属层442。随后，例如通过CVD，使用WF6作为原材料沉积W。因此将W嵌入通路孔中。随后，通过CMP平坦化第一绝缘层330的顶部。因此，使第一通路440的顶表面从第一绝缘层330暴露。至此，以至此说明的方式形成了比较例的第一通路440。在比较例中，通过借助CVD将金属嵌入通路孔中而形成第一通路440。利用CVD，作为初始阶段，从通路孔的侧壁侧形成小晶粒402。随后，随着在通路孔的中心沉积晶粒，以更大的尺寸形成晶粒。为此，比较例中的第一通路440的晶粒402的尺寸取决于通路孔的宽度。当第一通路440的宽度小时，在通路孔中会形成非常小的晶粒。因此，在这种情况下，第一通路440的电阻会较高。此外，在比较例中，通过经由阻挡金属层将金属嵌入通路孔中而形成第一通路440。但是，诸如TiN的用于阻挡金属层的材料的电阻比W的电阻高。第一通路440的宽度小时，阻挡金属层占据通路孔内部的比例变大。另一方面，占据通路孔内部的W的比例变小。即使为此，第一通路440的电阻可能变高。顺便提及，当通过CVD将W嵌入通路孔中而不形成阻挡金属层时，作为W原材料的WF6中的氟可能损坏第一绝缘层330的侧壁。然而，在比较例中，用于形成第一通路440的通路孔形成在第一绝缘层330中。在用于形成通路孔的蚀刻步骤中，可能损坏第一绝缘层330的通路孔周边(图9A中的C部分)。因此，在第一绝缘层330的通路孔周边(图9A中的C部分)中，形成通过改变第一绝缘层330的材料而获得改变层。例如，与第一绝缘层330相比，改变层的组成已经被化学地·更大地改变。此外，改变层例如包括物理地形成在其上的不均匀性。因此,包括其中形成的这种改变层的区域会增大介电常数。此外，包括其中形成的这种改变层的区域对金属的粘附性差。顺便提及，比较例中的问题还明显发生在第一通路440不仅由W而且利用镀覆方法由Cu形成的情况下。另一方面，图9B不出第一实施例的情况。根据第一实施例,将金属层400形成在整个半导体衬底100上，并且随后将其图案化成第一布线420和第一通路440的形状。因此，在保持金属层400的晶粒尺寸大的同时可以细化第一布线420和第一通路440的形状。此外，通过采用这种方法，第一布线420的至少一个侧表面形成与第一通路440的侧表面相同的表面。此外，在第一实施例中，该方法不包括在第一绝缘层330中形成用于形成第一通路440的通路孔的步骤。因此，在第一绝缘层330与第一布线420和第一通路440的侧表面接触的部分处没有形成通过改变第一绝缘层330的材料而获得的改变层。因此能够降低遍及第一绝缘层330的介电常数。此外，没有形成改变层，这可以提高在第一绝缘层330和第一布线420与第一通路440之间的粘附性。此外，如图9B中所示，第一通路440的侧表面的至少一部分切断金属的晶粒402。顺便提及，在未示出的区域中，第一布线420的侧表面的至少一部分也切断金属的晶粒402。换言之，在第一布线420和第一通路440的每个侧表面处都形成至少一个或多个金属晶粒402的切断表面。然而,第一布线420和第一通路440例如通过派射形成。换言之,第一布线420和第一通路440没有使用含氟原材料形成。因此，第一布线420和第一通路440中的氟含量小于I X IO19原子/立方厘米。因此能够利用包括大晶粒402的金属形成第一布线420和第一通路440。此外,可以降低第一布线420和第一通路440中杂质的含量,这能实现低电阻。借助上述结构，可以利用包括大晶粒402的金属形成第一布线420和第一通路440而与第一布线420和第一通路440的宽度无关。即，即使在使第一布线420和第一通路440小型化时，也能够获得低电阻的第一布线420和第一通路440。如至此所述的，根据第一实施例，能够提供具有低电阻细间距布线结构的半导体器件10。第二实施例图1OA和IOB至19A和19B每个都是示出用于制造根据第二实施例的半导体器件10的方法的横截面图。第二实施例除以下要点外与第一实施例相同。第一通路440的一部分在平面图中从第一布线420没有与第一通路440重叠的部分突出。第一布线420在平面图中与第一通路440重叠的部分的侧表面形成为与第一通路440的侧表面相同的表面。以下将说明细节。图1OA和IOB至19A和19B每个都示出根据第二实施例半导体器件10的一部分。图1OA至19A每个都是从第一布线层30的顶表面观察时的第一布线层30的平面图。而图1OB至19B分别是沿图1OA 至19A的分别的线D-D'的横截面图。首先，将从根据第二实施例的半导体器件10的构造开始说明。此处，如图19A中所示，第一通路440在平面图中是圆形或椭圆形。然而，第一通路440的一部分(在附图中，第一通路440的右侧的侧表面)在平面图中从第一布线420不与第一通路440重叠的部分突出。如图19B中所示，第一通路440的突出部分与第一布线420的底表面整体形成。即，平面图中第一布线420与第一通路440重叠的部分的侧表面形成与第一通路440的侧表面相同的表面。而第一通路440的整个底表面都与第一布线420的顶表面接触。换言之,第一通路440的突出部分的底表面不与第一绝缘层330接触。以下将给出用于制造根据第二实施例的半导体器件10的方法的说明。除预先根据第一布线420和第一通路440的各自形状形成多层硬掩膜层之外,第二实施例与第一实施例相同。顺便提及，除首先形成第一通路掩膜之外，第二实施例与下述第三实施例相同。首先以与第一实施例相同的方式在半导体衬底100中形成半导体元件20。随后在下层绝缘层320中形成接触插塞410。随后，如图1OA和IOB中所示，在整个下层绝缘层320上形成金属层400。例如通过派射形成金属层400。随后，如图1lA和IlB中所示，在金属层400上顺序堆叠第一掩膜层520以及第二掩膜层540作为硬掩膜层。在该步骤中，第二掩膜层540由与第一掩膜层520的材料不同的材料形成。此外，各自的材料选择为使得第一掩膜层520和第二掩膜层540之间的蚀刻选择性较高。顺便提及，第一掩膜层520和第二掩膜层540相对于金属层400也具有高蚀刻选择性。例如可以举出以下材料作为第一掩膜层520和第二掩膜层540的材料。例如使用 Si02、SiN、SiC、SiCN 或非晶 Si 作为含 Si 材料。而使用 TiN、T1、TaN、Ta、Ru、RuN、W、WN、WSiXo等等作为金属基材料。使用上述材料中的两种各自不同的材料作为第一掩膜层520和第二掩膜层540的材料。此处，例如通过等离子体CVD形成SiO2作为下层的第一掩膜层520。随后，通过等离子体CVD形成SiN作为上层的第二掩膜层540。随后，在第二掩膜层540上形成抗反射层820。对于抗反射层820，可以使用与第一实施例中的材料相同的材料。插入抗反射层820可以提高图案化的分辨率。顺便提及，当第二掩膜层540由具有低反射率的材料形成时，无需形成抗反射层820。
随后，在抗反射层820上形成光致抗蚀剂层730。随后，通过曝光和显影将光致抗蚀剂层730图案化成平面图中第一通路440的形状。随后，如图12A和12B中所示，利用光致抗蚀剂层730作为掩膜，通过RIE蚀刻抗反射层820和第二掩膜层540。将该步骤中的蚀刻条件设定为第二掩膜层540比第一掩膜层520更容易蚀刻的条件。因此仅蚀刻了第二掩膜层540。另一方面，第一掩膜层520未被蚀刻，而被保留。以此方式，在第二掩膜层540中形成具有平面图中第一通路440形状的第一通路掩膜(第一通路掩膜形成步骤)。随后，通过等离子体灰化移除抗反射层820和光致抗蚀剂层730。随后,如图13A和13B中所不,在第一掩膜层520和第二掩膜层540上形成抗反射层820。此外，在抗反射层820上形成光致抗蚀剂层730。随后通过曝光和显影，将光致抗蚀剂层730图案化成平面图中第一布线420的形状。 在该步骤中，图13A示出在光致抗蚀剂层730的图案化时对准偏移的情况。如图13A中所示，图案化成平面图中第一通路440的形状的第二掩膜层540从图案化成平面图中第一布线420的形状的光致抗蚀剂层730向外突出。随后，如图14A和14B中所示，利用光致抗蚀剂层730作为掩膜，通过RIE蚀刻抗反射层820和第一掩膜层520。将该步骤中的蚀刻条件设定为第一掩膜层520比第二掩膜层540更容易被蚀刻的条件。因此，蚀刻掉第一掩膜层520在平面图中不与光致抗蚀剂层730或第二掩膜层540重叠的部分。另一方面，第二掩膜层540以及第一掩膜层520在平面图中与光致抗蚀剂层730或第二掩膜层540重叠的部分没有被蚀刻，而被保留。以此方式，在第一掩膜层520中形成具有平面图中第一布线420的形状的第一布线掩膜(第一布线掩膜形成步骤)。用语“具有平面图中第一布线420的形状”表示至少包括平面图中第一布线420的形状。掩膜可以包括平面图中第一通路440从第一布线420突出的部分的形状。随后，通过等离子体灰化移除抗反射层820和光致抗蚀剂层730。以此方式，在第二掩膜层540中形成第一通路掩膜，并且在第一掩膜层520中形成第一布线掩膜。在该步骤中，在平面图中，可以将形成在第二掩膜层540中的第一通路掩膜的一部分以从第一布线掩膜的不与第一通路掩膜重叠的部分突出的形式形成。此外，在该情况下，第一掩膜层520中形成的第一布线掩膜的部分的侧表面形成与第一通路掩膜的侧表面相同的表面。随后，如图15A和15B中所示，利用第一布线掩膜(第一掩膜层520)以及第一通路掩膜(第二掩膜层540)作为掩膜，通过RIE将金属层400蚀刻成平面图中第一布线420的形状。将该步骤中的蚀刻条件设定为金属层400比第一掩膜层520和第二掩膜层540更容易被蚀刻的条件。因此，保留第一掩膜层520和第二掩膜层540，而仅蚀刻金属层400。这形成了具有平面图中第一布线420的形状的金属图案(金属图案形成步骤)。随后，如图16A和16B中所示，利用第一通路掩膜(第二掩膜层540)作为掩膜，通过RIE蚀刻第一掩膜层520。将该步骤中的蚀刻条件设定为第一掩膜层520比金属层400和第二掩膜层540更容易被蚀刻的条件。因此，保留金属层400和第二掩膜层540，并且仅将第一掩膜层520蚀刻成平面图中与第一通路掩膜的形状相同的形状。随后，如图17A和17B中所示，利用第一通路掩膜(第二掩膜层540)，以及图案化成平面图中与第一通路掩膜的形状相同的形状的第一掩膜层520作为掩膜，部分地蚀刻金属图案。这形成了第一布线420和第一通路440 (至此，第一通路图案形成步骤)。随后，如图18A和18B中所示，以覆盖图案化的第一布线420和第一通路440以及其上保留第一掩膜层520和第二掩膜层540的方式形成第一绝缘层330 (第一绝缘层形成步骤)。此处，例如通过涂布方法形成多孔MSQ膜作为第一绝缘层330。随后，如图19A和19B中所示，在第一绝缘层形成步骤之后，通过CMP平坦化第一绝缘层330的顶表面(平坦化步骤)。在该步骤中，移除第一布线掩膜(第一掩膜层520)以及第一通路掩膜(第二掩膜层540)并平坦化第一绝缘层330的顶表面。因此，第一通路440的顶表面从第一绝缘层330暴露。通过以此方式与平坦化步骤同时地移除第一布线掩膜和第一通路掩膜，能够省略移除掩膜的步骤。此外能够防止在移除掩膜的步骤中的选择性蚀刻条件下在金属层400中形成蚀刻缺陷。此外能够避免在移除掩膜的步骤是湿蚀刻时剥落金属层400。 后续步骤与第一实施例的步骤相同。以下将说明第二实施例的效果。此处,将给出对通过镶嵌方法在第一布线420上形成第一通路440时,第一通路440的位置在平面图中从第一布线420向外偏移的情况的考虑作为比较例。在该情况下，第一通路440的底表面与第一布线420的顶表面接触的面积减小。因此，后续CMP步骤等可能将第一通路440从第一布线420切断。此外，接触面积小，这可能增大第一布线420和第一通路440之间的接触电阻。另一方面，根据第二实施例，在形成作为硬掩膜层的上层的第一通路掩膜之后形成下层的第一布线掩膜。随后，使用该掩膜形成第一布线420和第一通路440。以此方式形成的半导体器件10具有如下构造。第一通路440的一部分从平面图中第一布线420不与第一通路440重叠的部分处向外突出。此外，第一布线420与第一通路440重叠的部分的侧表面形成与第一通路440的侧表面相同的表面。即，第一通路440的整个底表面与第一布线420的顶表面接触。这可以抑制在CMP步骤等中将第一通路440从第一布线420切断。S卩，第一布线420和第一通路440可以稳定地稱合。此外能够使第一布线420和第一通路440之间的接触电阻低于比较例中的接触电阻。第三实施例图20A和20B至29A和29B每个都是示出用于制造根据第三实施例的半导体器件10的方法的横截面图。第三实施例除以下要点外与第一实施例或第二实施例相同。如图29A和29B中所示，在平面图中，沿第一布线420不与第一通路440重叠的部分的直线切断第一通路440的侧表面的一部分。而平面图中第一布线420与第一通路440重叠的部分的侧表面形成与被沿着该直线切断的第一通路440的侧表面相同的表面。以下将说明细节。图20A和20B至29A和29B每个都示出根据第三实施例的半导体器件10的一部分。图20A至29A每个都是从第一布线层30的顶表面观察时的第一布线层30的平面图。而图20B至29B分别是沿图20A至29A的分别的线D-D'截取的横截面图。首先，将从根据第三实施例的半导体器件10的构造开始说明。此处，如图29A中所示，第一通路440例如在平面图中是圆形或椭圆形的一部分。而在平面图中，沿着第一布线420不与第一通路440重叠的部分的直线(图中的虚线)切断第一通路440的部分侧表面。
如图29B中所示，平面图中第一布线420与第一通路440重叠的部分的侧表面形成与被沿着该直线切断的第一通路440的侧表面相同的表面。此外，如第一实施例中所述，第一通路440的整个底表面与第一布线420的顶表面接触。以下将给出用于制造根据第三实施例的半导体器件10的方法的说明。第三实施例除预先形成第一布线掩膜之外都与第二实施例相同。首先，如图2中所示，以与第一实施例相同的方式在半导体衬底100中形成半导体元件20。随后，接触插塞410形成在下层绝缘层320中。随后，如图20A和20B中所示，在整个下层绝缘层320上形成金属层400。例如通过派射形成金属层400。
随后,如图21A和21B中所不,在金属层400上顺序堆叠第一掩膜层520以及第二掩膜层540作为硬掩膜层。如第二实施例中所述，第二掩膜层540由与第一掩膜层520的材料不同的材料形成。此处，例如通过等离子体CVD形成SiO2作为下层的第一掩膜层520。随后，通过等离子体CVD形成非晶Si作为上层的第二掩膜层540。随后，在第二掩膜层540上例如通过涂布方法形成抗反射层820。随后，在抗反射层820上形成光致抗蚀剂层730。随后，通过曝光和显影将光致抗蚀剂层730图案化成平面图中第一布线420的形状。随后，如图22A和22B中所示，利用光致抗蚀剂层730作为掩膜，通过RIE依次蚀刻抗反射层820、第二掩膜层540以及第一掩膜层520。在该步骤中对蚀刻条件没有特别限制。只要将第一掩膜层520蚀刻成所需形状，任何蚀刻条件都是可接受的。例如可以在不同蚀刻条件下蚀刻各个层。替代地，可以一次蚀刻这三个层。以此方式，图案化第一掩膜层520和第二掩膜层540，由此形成具有平面图中第一布线420的形状的第一布线掩膜。随后，如图23A和23B中所示，通过等离子体灰化移除抗反射层820和光致抗蚀剂层 730。随后,如图24A和24B中所不,在第一掩膜层520和第二掩膜层540上形成抗反射层820。此外，在抗反射层820上形成光致抗蚀剂层730。随后通过曝光和显影，将光致抗蚀剂层730图案化成平面图中第一通路440的形状。在该步骤中，图24A示出在光致抗蚀剂层730的图案化时对准偏移的情况。如图24A中所示，图案化成平面图中第一通路440的形状的光致抗蚀剂层730从图案化成平面图中第一布线420的形状的第一掩膜层520向外突出。随后，如图25A和25B中所示，利用光致抗蚀剂层730作为掩膜，通过RIE蚀刻抗反射层820和第一掩膜层520。将该步骤中的蚀刻条件设定为第二掩膜层540比第一掩膜层520更容易被蚀刻的条件。因此，蚀刻掉第二掩膜层540在平面图中不与光致抗蚀剂层730重叠的部分。另一方面，保留预先图案化的第一掩膜层520。随后，通过等离子体灰化移除抗反射层820和光致抗蚀剂层730。以此方式，在第二掩膜层540中形成第一通路掩膜，并且在第一掩膜层520中形成第一布线掩膜。在该步骤中，沿着平面图中第一布线420不与第一通路440重叠的部分的直线切断第一通路掩膜的侧表面的一部分。而第一布线掩膜与第一通路掩膜重叠的部分的侧表面形成与被沿着该直线切断的第一通路440的侧表面相同的表面。随后，如图26A和26B中所示，利用第一布线掩膜(第一掩膜层520)以及第一通路掩膜(第二掩膜层540)作为掩膜，通过RIE将金属层蚀刻成平面图中第一布线420的形状。将该步骤中的蚀刻条件设定为金属层400比第一掩膜层520和第二掩膜层540更容易被蚀刻的条件。因此，保留第一掩膜层520和第二掩膜层540，而仅蚀刻金属层400。这形成了具有平面图中第一布线520的形状的金属图案(金属图案形成步骤)。随后，如图27A和27B中所示，利用第一通路掩膜(第二掩膜层540)作为掩膜，通过RIE蚀刻第一掩膜层520。随后，如图28A和28B中所示，利用第一通路掩膜(第二掩膜层540)，以及图案化成平面图中与第一通路掩膜的形状相同的形状的第一掩膜层520作为掩膜，部分地蚀刻金属图案。随后，通过等离子体蚀刻移除第一布线掩膜(第一掩膜层520)和第一通路掩膜(第二掩膜层540)。以此方式，形成了第一布线420和第一通路440 (至此，第一通路图案形成步骤)。随后，如图29A和29B中所示，以覆盖图案化的第一布线420和第一通路440的方式形成第一绝缘层330 (第一绝缘层形成步骤)。以与第二实施例相同的方式，例如通过涂布方法形成多孔MSQ膜作为第一绝缘层330。在第一绝缘层形成步骤之后，通过CMP平坦化第一绝缘层330的顶表面(平坦化步骤)。因此，第一通路440的顶表面从第一绝缘层330暴露。在第二实施例中，移除第一布线掩膜和第一通路掩膜，并且将第一绝缘层330的顶表面平坦化。但是对于本情况，在预先移除第一布线掩膜和第一通路掩膜之后执行第一绝缘层形成步骤和平坦化步骤。后续步骤与第一实施例的步骤相同。以下将说明第三实施例的效果。此处，将再次给出对通过镶嵌方法在第一布线420上形成第一通路440时，第一通路440的位置在平面图中从第一布线420向外偏移的情况的考虑作为比较例。当相邻两个第一布线420之间的距离小时，在如上所述偏移的第一通路440与相邻的第一布线420之间可能发生第一绝缘层330的介质。此外，也更有可能发生TDDB :经时介质击穿(TimeDependent Dielectric Breakdown)。另一方面，根据第三实施例，在形成作为硬掩膜层的下层的第一布线掩膜之后形成上层的第一通路掩膜。在该步骤中，上层的第一通路掩膜不会在平面图中从下层的第一布线掩膜处向外突出。随后，使用该掩膜形成第一布线420和第一通路440。以此方式形成的半导体器件10具有如下构造。在平面图中沿着第一布线420不与第一通路440重叠的部分的直线切断第一通路440的侧表面的一部分。此外，第一布线420与第一通路440重叠的部分的侧表面形成为与被沿着该直线切断的第一通路440的侧表面相同的表面。即，第一通路440不具有平面图中向相邻第一布线420突出的部分。因此能获得具有良好布线间击穿电压的细间距布线结构。此外还能够抑制TDDB。然后，将参考图30A和30B和31A和31B说明第三实施例的变型例。图30A和30B和31A和31B每个都是示出根据第三实施例的半导体器件10的变型例的示意图。每个都示出经受直到第一通路图案形成步骤为止的半导体器件10的状态。在该变型例中，用于在第一通路掩膜形成步骤中使用的光掩膜具有用于获得第一布线420的第一图案以及用于获得第一通路440的第二图案。此外，第二图案在与第一线420的延伸方向正交的方向上的宽度大于第一图案的宽度。以下将说明细节。
图30A和30B每个都示出作为第三实施例的第一变型例的情况，其中将第一通路掩膜的直径设计为大于第一布线420的宽度。在图24A和24B中所示的步骤中，使用其中用于获得第一通路掩膜的第二图案在与第一布线420的延伸方向正交的方向上的宽度大于第一图案的宽度的光掩膜。因此，将用于形成第一通路掩膜的光致抗蚀剂层730的直径形成为大于第一布线420的宽度。但是，在该步骤中，利用第一布线420的宽度以及第一掩膜层520形成第二掩膜层540。因此，没有将第一通路掩膜形成为向外突出超过第一布线掩膜的宽度。如图30A中所示，沿平面图中第一布线420不与第一通路440重叠的部分的直线切断第一通路440侧表面的一部分以及与该一部分相对侧上的侧表面。而如图30B中所示，第一布线420与第一通路440重叠的部分的两个相互相对的侧表面分别形成与被沿着该直线切断的第一通路440的侧表面相同的表面。此外，图31A和31B每个都示出作为第三实施例的第二变型例的情况，其中第一通 路掩膜在与第一布线420正交的方向上具有条形。在图24A和24B的步骤中，使用其中用于获得第一通路掩膜的第二图案沿与第一布线420的延伸方向正交的方向上具有条形的光掩膜。因此，在用于形成第一通路掩膜的光致抗蚀剂层730中，在平面图中确实形成与第一布线420重叠的部分。此外，可以将第一通路掩膜在与第一布线420的延伸方向正交的方向上的宽度形成为等于第一布线420的宽度。除了第一通路440在平面图中的形状为矩形之外，第三实施例的第二变型例的其他特征与第一变型例的特征相同。如上所述，根据第三实施例的两个变型例，使用其中用于获得第一通路掩膜的图案在与第一布线420延伸的方向正交的方向上的宽度大于第一布线掩膜的宽度的光掩膜。因此，即使当发生未对准时，也能避免第一布线420和第一通路440之间的不良连接。另一方面，即使将第一通路掩膜设计为大时，也能将平面图中第一通路440的形状形成为以自对准方式具有第一布线420的宽度。因此，如第三实施例中所述，布线间击穿电压是良好的。至此，在第二实施例和第三实施例中，例如，如图15A和15B中所示，已经给出了用于利用第一布线掩膜(第一掩膜层520)以及第一通路掩膜(第二掩膜层540)作为掩膜通过RIE将金属层400蚀刻至下层绝缘层320的方法的说明。另一方面，也可以考虑以下方法作为另一方法。首先，在金属图案形成步骤的形成金属图案的步骤中，部分地蚀刻金属层400，由此在金属层400的顶部处形成金属图案，并且保留金属层400的底部。随后，在第一通路图案形成步骤中，形成第一通路440，并且蚀刻金属层400的底部，由此形成第一布线420。以此方式，在第一通路图案形成步骤中，首次暴露下层绝缘层320。这可以减少通过金属层400的蚀刻而暴露下层绝缘层320或位于下侧上的第一绝缘层330的时间。S卩，能够抑制下层绝缘层320或位于下侧上的第一绝缘层330的意外蚀刻或劣化。第四实施例图32至40每个都是示出用于制造根据第四实施例的半导体器件10的方法的横截面图。图32至40每个都示出根据第四实施例的半导体器件10的一部分。除第一布线420或第一通路440包括保护金属层460或蚀刻停止层480 (第一蚀刻停止层)之外，第四实施例与第一实施例相同。以下将说明细节。
首先，将从根据第四实施例的半导体器件10的构造开始说明。此处，如图40中所示，在第一布线420的底部处设置用于保护第一布线420的保护金属层460。第一布线420经由保护金属层460耦合至在下层绝缘层320中形成的接触插塞410。此外，在第一通路440的顶部处设置用于保护第一通路440的保护金属层460。但是，在第一布线420和第一通路440的侧表面处没有形成保护金属层460。因此，在第一布线420和第一通路440中，平面方向上的晶粒与第一实施例中所述情况一样大。对于保护金属层460，使用对第一绝缘层330的粘附性比用于第一布线420和第一通路440中的金属好的材料。因此，能够稳定地将第一布线420和下层侧通路(未示出)等等耦合。此外，保护金属层460优选地为具有比用于第一布线420和第一通路440中的金属的工艺耐受性高的工艺耐受性的材料。具体地，保护金属层460的材料是TiN、TaN, WN、RuN.T1.Ru等。因此，能够抑制在平坦化第一布线层30的步骤中位于保护金属层460下的第一通路440等的劣化。此外，如图40中所示，堆叠多个第一布线层30。位于下侧上的第一布线层30的第 一通路440经由形成在第一通路440的顶部处的保护金属层460以及形成在位于上侧的第一布线层30的第一布线420的下部处的保护金属层460耦合至位于上侧的第一布线420。以下将给出用于制造根据第四实施例的半导体器件10的方法的说明。除在第一布线420或第一通路440中的任何一个的边界的位置处形成保护金属层460或蚀刻停止层480之外,第四实施例与第一实施例相同。首先，以与第一实施例相同的方式，在半导体衬底100处形成半导体元件20。随后在下层绝缘层320中形成接触插塞410。随后，如图32中所示，在整个下层绝缘层320上通过溅射形成保护金属层460。例如通过溅射沉积TiN作为保护金属层460。随后，在保护金属层460上通过溅射形成金属层400。例如通过溅射沉积W作为金属层400。随后，在金属层400上形成保护金属层460。可以使用与下层侧的保护金属层460相同的材料作为保护金属层460。随后，如图33中所示，在保护金属层460上形成第一光致抗蚀剂层710。随后，通过等离子体CVD形成硬掩膜层560。例如通过等离子体CVD在低温下形成SiO2作为硬掩膜层560。随后,在硬掩膜层560上形成抗反射层820。随后,在抗反射层820上形成第二光致抗蚀剂层720。随后，通过曝光和显影将第二光致抗蚀剂720图案化为平面图中第一布线420的形状。随后，如图34中所示，利用第二光致抗蚀剂层720作为掩膜，通过RIE，与抗反射层820、硬掩膜层560以及第一光致抗蚀剂层710 —起地蚀刻保护金属层460以及金属层400。这形成了具有第一布线420的形状的金属图案。随后，如图35中所示，在具有平面图中第一布线420的形状的金属图案上形成第一光致抗蚀剂层710、硬掩膜层560、抗反射层820以及第二光致抗蚀剂层720。随后，通过曝光和显影将第二光致抗蚀剂层720图案化为平面图中第一通路440的形状。随后，如图36中所示，利用第二光致抗蚀剂层720作为掩膜，通过RIE，与抗反射层820、硬掩膜层560以及第一光致抗蚀剂层710 —起地部分地蚀刻该金属图案。在该步骤中，蚀刻掉从上层侧的保护金属层460至金属层400中部的部分。这形成了第一布线420和第一通路440。
随后，如图37中所示，通过等离子体灰化移除第一光致抗蚀剂层710、硬掩膜层560、抗反射层820以及第二光致抗蚀剂层720。在该步骤中，通过保护金属层460保护金属层400的顶表面。这防止金属层400的顶表面被等离子体灰化氧化。随后，如图38中所示，以覆盖图案化的下层的保护金属层460、第一布线420、第一通路440以及上层的保护金属层460的方式形成第一绝缘层330。例如通过涂布方法沉积多孔MSQ膜作为第一绝缘层330。随后，如图39中所示，通过CMP平坦化第一绝缘层330的顶表面。因此，第一通路440的顶表面，即保护金属层460的顶表面从第一绝缘层330暴露。替代地，以下也是可接受的部分地执行CMP，并且通过干蚀刻执行回蚀。随后，如图40中所示，通过与上述相同的处理，在位于下侧的第一布线层30上形成具有相同保护金属层460的第一布线层30。在该步骤中，将位于下侧的第一布线层30的第一通路440形成为耦合至位于上侧的第一布线层30的第一布线420。此外，下侧的第一通路440经由形成在第一通路440顶部的保护金属层460以及形成在上侧第一布线420的 下部的保护金属层460耦合至位于上侧的第一布线420。至此，上述步骤与第一实施例的步骤相同。以下将说明第四实施例的效果。根据第四实施例，第一布线420或第一通路440包括保护金属层460或蚀刻停止层480。在图40中所示的半导体器件10中，保护金属层460分别设置在第一布线420的底部和第一通路440的顶部。这可以提高对位于下侧或上侧的第一布线层30的粘附。此外，在第一通路440的顶部处形成保护金属层460。因此能够抑制在通过CMP平坦化第一绝缘层330的顶表面的步骤中，位于保护金属层460下的第一通路440等的劣化。而在第一通路440的顶部处形成保护金属层460。因此能够抑制在对第二光致抗蚀剂层720等进行等离子体灰化的步骤中，位于保护金属层460下的第一通路440等的氧化。然后，将参考图41A至41D至43说明第四实施例的变型例。图4IA至4ID至43每个都是示出根据第四实施例的半导体器件10的变型例的示意图。各个变型例的不同之处在于形成在第一布线420或第一通路440中的保护金属层460或蚀刻停止层480的位置。以下将说明细节。在图41A的情况下，仅在第一通路440的顶部处形成保护金属层460。因此能够获得与第四实施例相同的效果。以此方式，位于下侧的第一通路440的顶部或位于上侧的第一布线420的底部中任何一个都具有保护金属层460。这能够提高它们之间的粘附性。在图41B的情况下，第一通路440的底部包括由导电材料制成的蚀刻停止层480 (第一蚀刻停止层)。这种情况在广义上等同于其中蚀刻停止层480设置在第一布线420的顶部在平面图中至少与第一通路440重叠的部分处的构造。蚀刻停止层480由与用于形成第一布线420或第一通路440不同的材料形成。蚀刻停止层480由在蚀刻金属层400的步骤中的蚀刻速度小于该金属层的材料形成。具体地，可以使用与保护金属层460的材料相同的材料。为了获得图41B中所示的形状，以如下方式实现形成。首先，在金属层400中，在第一布线420的顶部在平面图中至少与第一通路440重叠的部分处形成蚀刻停止层480。随后，形成具有沿第一布线420的图案的金属图案。随后，在第一通路图案形成步骤中，将金属图案蚀刻至蚀刻停止层480。随后蚀刻该蚀刻停止层480。这形成了在第一通路440的底部(第一布线420的顶部)具有蚀刻停止层480的第一通路。后续步骤与第四实施例的步骤相同。根据图41B中所示的变型例，在第一通路图案形成步骤中，蚀刻停止层480的位置决定第一通路440的底部的位置。与通过蚀刻时间实现控制的情况相比，可以稳定地形成第一通路440。在图41C的情况下，蚀刻停止层480形成在第一通路440的底部处，并且保护金属层460设置在第一通路440的顶部处。在该情况下同样能够获得与第四实施例和图41B的效果相同的效果。在图41D的情况下，保护金属层460设置在第一布线420的底部处，并且蚀刻停止层480设置在第一通路440的底部处。在该情况下同样能够获得与第四实施例和图41B的效果相同的效果。在图42A的情况下，除保护金属层460设置在第一布线420的底部处之外，该构造与图41C的构造相同。在该情况下同样能够获得与第四实施例和图41B的效果相同的效果。在图42B的情况下，保护金属层460设置在第一布线420的底部处。此外，蚀刻停止层480设置在第一布线420的顶部在平面图中与第一布线420重叠的区域中。图42B的情况与图41B的情况的不同之处在于蚀刻停止层480形成在平面图中与第一布线420重叠的区域中。在该情况下同样能够获得与第四实施例和图41B的效果相同的效果。在图42C的情况下，蚀刻停止层480设置在第一布线420的顶部在平面图中与第一布线420重叠的区域中。在该情况下同样能够获得与第四实施例和图41B的效果相同的效果。在图42D的情况下，蚀刻停止层480设置在第一布线420的顶部在平面图中与第一布线420重叠的区域中。此外，保护金属层460设置在第一通路440的顶部处。在该情况下同样能够获得与第四实施例和图41B的效果相同的效果。在图43的情况下，保护金属层460仅设置在第一布线420的底部。在该情况下同样能够获得与第四实施例的效果相同的效果。第一布线420可以经由保护金属层460与位于下侧上的通路(诸如接触插塞410)耦合。至此，在第四实施例中，给出了由相同金属形成第一布线420和第一通路440的情况的说明。但是，当设置蚀刻停止层480时，第一布线420和第一通路440可以由不同金属形成。但是，至少第一通路440优选地由相对于蚀刻停止层480具有蚀刻选择性的材料形成。至此，在第四实施例中，给出了由相同材料形成保护金属层460或蚀刻停止层480的情况的说明。但是，当形成多个保护金属层460或蚀刻停止层480时，各个层可以由不同金属形成。第五实施例图44是示出根据第五实施例的半导体器件10的构造的横截面图。除以下要点之外，第五实施例等同于第一实施例。接触插塞410耦合至半导体衬底100的顶部。下层通路形成层32位于接触插塞410上，并且位于包括其中设置的第一布线420的第一绝缘层330下。此外，下层通路形成层32包括耦合至接触插塞410顶部的下层通路430以及与下层通路430的侧表面接触的第一绝缘层330。此外，下层通路430的侧表面的至少一部分切断金属晶粒。以下将说明细节。如图44中所示，在半导体衬底100上设置半导体元件20。在半导体衬底100上设置下层绝缘层320。在下层绝缘层320以及衬垫绝缘层310中设置的各个开口中设置接触插塞410。接触插塞410在开口处耦合至源区210或漏区220等。接触插塞410包括设置在接触插塞410的底部和侧表面处的阻挡金属层461，以及诸如W的金属411。顺便提及，阻挡金属层461由与保护金属层460或蚀刻停止层480的材料相同的材料形成。而诸如W的金属411通过CVD形成。·在半导体衬底100上设置下层通路形成层32。下层通路形成层32包括下层通路430和第一绝缘层330。除不包括第一布线420之外，下层通路形成层32以与第一布线层30相同的方式形成。此外，下层通路430在接触插塞410的顶部处耦合至接触插塞410。而下层通路形成层32的第一绝缘层330与下层通路430的侧表面接触。顺便提及，下层通路形成层32的第一绝缘层330可以由与第一布线层30的第一绝缘层330的材料不同的材料形成。下层通路430的侧表面的至少一部分切断金属晶粒。优选地，下层通路430的侧表面的整个圆周都切断金属晶粒。换言之，在下层通路430的侧表面中，形成至少一个或多个金属晶粒的切断表面。优选地，在下层通路430的侧表面的整个侧表面处形成至少一个或多个金属晶粒的切断表面。利用这种结构，即使在小型化下层通路430时也能够降低下层通路430的电阻。此处，当接触插塞410的宽度小时，高电阻的阻挡金属层461的占据比例高。因此，接触插塞410的宽度越小，则接触插塞410的电阻越大。如上所述，通过在接触插塞410上设置低电阻的下层通路430，能够降低接触插塞410和下层通路430作为整体的电阻。此外，为了实现较低的电阻，优选地，接触插塞410尽可能短，并且下层通路430比接触插塞410长。接触插塞410优选地具有等于或大于建立至半导体元件20的耦合所需的最小长度的长度，并尽可能短。本文所用的用语“建立至半导体元件20的耦合所需的最小长度”表示使设置在栅电极240上的接触插塞410耦合至上层的下层通路430所需的最小长度。此外，只要接触插塞410具有建立至半导体元件20的耦合所需的最小长度，则下层绝缘层320的厚度优选地小。而在下层通路430中形成在平面图中与接触插塞410重叠的部分。在平面图中，下层通路430的截面比接触插塞410的截面宽。在平面图中，下层通路430的截面以用于曝光和显影的对准容限而大于接触插塞410的截面。因此，下层通路430能够可靠地耦合至接触插塞410。下层通路形成层32位于包括其中设置了第一布线420的第一绝缘层330下。SP，在下层通路形成层32上，以与第一实施例相同的方式形成第一布线层30。在第一布线层30中设置第一布线420和第一通路440。第一布线420的底表面与下层通路430的顶表面接触。第一布线420的顶表面与第一通路440的底表面接触。第一绝缘层330至少与第一布线420的顶表面和第一通路440的侧表面接触。而第一布线420和第一通路440的每个侧表面的至少一部分切断金属晶粒。替代地，在下层通路430上和/或在下层通路430下形成保护金属层(未示出)。用于保护金属层的材料例如是TiN、TaN、WN、RuN、Ti或Ru。包括保护金属层可以提高下层通路430和接触插塞410之间或下层通路430和第一布线420之间的粘附性和接触电阻的
稳定性。以下将说明用于制造根据第五实施例的半导体器件10的方法。首先，以与第一实施例相同的方式在半导体衬底100上形成半导体元件20。随后通过CVD在衬垫绝缘层310上形成下层绝缘层320。随后，蚀刻下层绝缘层320和衬垫绝缘层310的栅电极240、源区210、漏区220等的顶部，由此形成接触孔(未示出)。随后在接触孔和下层绝缘层320上形成阻挡金属层461。随后通过CVD在接触孔中嵌入诸如W的金属411。随后，通过CMP平坦化下层绝缘层320的顶表面。因此，在下层绝缘层320中形成接触插塞410。随后，在平坦化的下层绝缘层320上通过溅射形成金属层400。这可以形成具有大 晶粒的金属层400。随后，在金属层400上形成诸如光致抗蚀剂层的多层掩膜(未示出)。随后，通过曝光和显影将多层掩膜图案化成平面图中下层通路430的形状。随后，利用多层掩膜作为掩膜，图案化金属层400。以此方式，形成下层通路430。因此能够在保持金属层400的晶粒大的同时，小型化下层通路430的形状。随后，通过等离子体灰化移除多层掩膜。随后，以覆盖下层通路430的方式形成第一绝缘层330。随后，通过CMP平坦化第一绝缘层330的顶表面。因此，下层通路430的顶表面从第一绝缘层330暴露。随后，以与第一实施例相同的方式形成第一布线层30。以至此所述的方式获得了第五实施例的半导体器件10。根据第五实施例，接触插塞410的顶部与下层通路430接触。此外，下层通路430的侧表面的至少一部分切断金属晶粒。换言之，在下层通路430的侧表面处形成至少一个或多个金属晶粒的切断表面。此处，当接触插塞410的宽度小时，高电阻的阻挡金属层461的占据比例高。因此，接触插塞410的宽度越小，则接触插塞410的电阻越大。此外，在该步骤中，当通过CVD形成接触插塞410的金属411时，金属411的晶粒变小。因此，如上所述，通过在高电阻接触插塞410上形成低电阻下层通路430，能够降低接触插塞410和下层通路430作为整体的电阻。至此，在第五实施例中，给出了对第一布线层30设置在下层通路形成层32上的情况的说明。但是，可以通过镶嵌方法在下层通路形成层32上形成布线层。第六实施例图45是示出根据第六实施例的半导体器件10的构造的横截面图。除以下要点之外，第六实施例等同于第一实施例。在同一层中设置多个第一布线420。第一绝缘层330具有每个均在多个第一布线420之间的气隙900。以下将说明细节。如图44中所示，与第一实施例相同，在半导体衬底100中设置半导体元件20。此外，在半导体衬底100上设置下层绝缘层320。在下层绝缘层320上设置多个第一布线层30。在各个第一布线层30的同一层中，设置多个第一布线420。此外在同一层中设置多个第一通路440。第一绝缘层330具有每个均在多个第一布线420之间的气隙。本文所用术语“气隙900”表不形成在第一绝缘层330中的间隙。在第一绝缘层330是多孔层时,气隙900大于第一绝缘层330中形成的小孔。因此能够进一步降低第一绝缘层330的介电常数。此外，气隙900形成在第一布线420之间的距离窄的位置处。在第一实施例中，给出了对第一绝缘层330的介电常数例如是3. 2以下的情况的说明。但是在第六实施例中，具有气隙900的第一绝缘层330的介电常数大于上述范围。具体地，第一绝缘层330可以是具有2. 7或更大的介电常数的SiCOH膜，或具有3. 7或更大的介电常数的SiOF膜。因此通过气隙900可以降低介电常数，并且可以提高第一绝缘层330的物理强度。即可以提高安装耐受力。以下将说明用于制造第六实施例的半导体器件10的方法。将仅说明制造方法中形成第一布线层30的步骤。例如，在下层绝缘层330上通过溅射形成金属层400。以与第一实施例相同的方式图案化金属层400,由此形成第一布线420和第一通路440。随后，在第一绝缘层形成步骤中，以覆盖第一布线420和第一通路440的方式形成·第一绝缘层330。此处，例如通过CVD形成第一绝缘层330。具体地，例如通过CVD形成多孔SiCOH膜。在该步骤中，在第一布线420之间的距离小的部分中，不完全嵌入第一绝缘层330。这形成了气隙900。通过对多个第一布线层30应用相同的步骤，同样能够在各个第一布线层30中形成气隙90。根据第六实施例，第一绝缘层330具有每个均在多个第一布线420之间的气隙900。因此，与第一实施例相比，可以进一步降低第一绝缘层330的介电常数。另一方面，即使在具有高介电常数的材料用作第一绝缘层330时，气隙900的存在也能够降低第一绝缘层330的介电常数。因此，通过气隙900可以降低介电常数并提高第一绝缘层330的物理强度。此外，作为比较例，当在第一绝缘层330中形成气隙900之后形成通路孔等时，通路孔可能错误地到达气隙900。当发生这种故障时，可能导致第一布线420之间的短路。另一方面，根据第六实施例，在第一布线420形成之后在第一绝缘层330中形成气隙900。因此，原则上不会出现使得通路孔错误地到达气隙900的故障。因此，可以在不导致第一布线420之间短路的情况下稳定地形成气隙900。第七实施例图46是示出根据第七实施例的半导体器件10的构造的横截面图。除通过镶嵌方法在第一布线层30上形成布线层(第二布线层40和第三布线层50)之外，第七实施例与第一实施例相同。如图46中所示，与第一实施例相同，从半导体衬底100 —侧设置多个第一布线层30。半导体器件10具有至少一个或多个逻辑电路。多个第一布线层30是用于在其上形成逻辑电路的局部布线层。在位于最上层的第一布线层30上设置第二布线层40。第二布线层40包括第二布线620和第二绝缘层360。第二布线620的底表面耦合至最上层的第一通路440。替代地，阻挡金属层(未示出)可以设置在第二布线620的底部和侧表面。而嵌入第二布线620中的金属可以是与第一布线420和第一通路440的金属不同的金属。具体地，第二布线620中的金属例如是Cu。
而第二绝缘层360与第二布线620的侧表面接触。第二绝缘层360例如可以由与第一绝缘层330的材料相同的材料形成。此外，蚀刻停止层340可以设置在第一布线层30和第二布线层40之间。因此，通过设置其中导电材料仅包括第二布线620的第二布线层40，能够通过双镶嵌方法在第二布线层40的上覆层处形成布线层。此外，在第二布线层40上设置至少一个或多个第三布线层50。第三布线层50包括第三通路640、第三布线660以及第三绝缘层370。第二布线40上的第三通路640的底表面耦合至第二布线620。而第三布线660与第三通路640的顶表面接触。此外，阻挡金属层(未示出)可以设置在第三通路的底表面和侧表面以及第三布线660的底部和侧表面处。此外，嵌入第三通路640以及第三布线660中的金属可以是与第一布线420和第一通路440的金属不同的金属。具体地，第三通路640和第三布线660中的金属例如是Cu。而第三绝缘层370与第三通路640和第三布线660接触。第三绝缘层370例如由与第一绝缘层330的材料相同的材料形成。此外，蚀刻停止层340可以设置在第二布线层40和第三布线层50之间。此外，可以以与第三绝缘层370的第三布线660接触的方式设置 蚀刻停止层340。可以将第三布线层50形成为多个。在该步骤中，位于下侧的第三布线层50的第三布线660的顶表面与位于上侧的第三通路640的底表面接触。此外，位于最上层的第三布线层50是例如用于耦合多个局部布线层的全局布线层。位于最上层的第三布线层50的第三绝缘层370 (上层绝缘层350)可以由与位于下侧上的第三布线层50的第三绝缘层370的材料不同的材料形成。具体地，上层绝缘层350例如是SiOF or SiO20顺便提及，可以在最上层全局布线层上设置凸块电极(未示出)。以下将说明用于制造根据第七实施例的半导体器件10的方法。首先以与第一实施例相同的方式形成多个第一布线层30。因此，多个第一布线层30形成具有至少一个或多个逻辑电路的局部布线层。随后，在位于最上层的第一布线层30上形成第二绝缘层360。随后，在第二绝缘层360中通过RIE形成与最上层第一通路440耦合的第二布线沟槽(未示出)。随后，通过溅射在第二布线沟槽中以及第二绝缘层360上形成阻挡金属层(未示出)。随后，通过溅射在阻挡金属层上形成籽晶金属层(未示出)。随后，利用籽晶金属层作为籽晶，通过镀覆在第二布线沟槽中嵌入金属。随后，通过CMP平坦化第二绝缘层360的顶部。这形成了第二布线620。因此，通过所谓的单镶嵌方法形成第二布线层40。随后，在第二布线620和第二绝缘层360上形成第三绝缘层370。随后，在第三绝缘层370中形成与第二布线620的顶表面接触的第三通路孔(未示出)以及与第三通路孔的顶部接触的第三布线沟槽(未示出)。随后，通过溅射在第三通路孔中、第三布线沟槽中以及第三绝缘层370上形成阻挡金属层(未示出)。随后，通过溅射在阻挡金属层上形成金属籽晶层(未示出)。随后，利用金属籽晶层作为籽晶，通过镀覆在第三通路孔和第三布线沟槽中嵌入金属。随后，通过CMP平坦化第三绝缘层370的顶部。这形成了第三通路640和第三布线660。以此方式，通过所谓的双镶嵌方法形成第三布线层50。随后，通过相同工艺形成多个第三布线层50。在最上层处，将第三布线层50形成为全局布线层。以此方式，形成了具有多层布线结构的半导体器件10。顺便提及，蚀刻停止层340形成在第一布线层30、第二布线层40以及第三布线层50之间。
根据第七实施例，通过镶嵌方法在第一布线层30上形成第二布线层40和第三布线层50。因此通过镶嵌方法形成的布线层可以在其中合并。此外，在多层布线结构中，将上层侧的布线或通路形成为具有比下层侧的布线或通路的宽度大的宽度。因此，可以考虑由Cu形成的上层的布线或通路可能导致电阻降低的情况。因此，如在第七实施例中，能够根据布线或通路的宽度而适当选择导致较低电阻的布线层结构。至此，给出了在第七实施例中通过单镶嵌方法形成第二布线层40的情况的说明。但是，以下过程也是可接受的以与第一 实施例相同的方式预先图案化并形成第二布线620 ;随后形成第二绝缘层360，由此形成第二布线层40。至此，通过参考

了本发明的实施例。但是这些实施例仅是说明性的，并且也可以采用除上述内容之外的各种构造。
权利要求
1.一种半导体器件，包括 半导体衬底； 第一布线，所述第一布线设置在所述半导体衬底上方； 第一通路，所述第一通路设置在所述第一布线上方，并且在所述第一通路的底表面处与所述第一布线接触；以及 第一绝缘层，所述第一绝缘层设置在所述半导体衬底上方，并且至少与所述第一布线的顶表面和所述第一通路的侧表面接触， 其中所述第一布线和所述第一通路的每个侧表面的至少一部分切断每个金属晶粒。
2.—种半导体器件，包括 半导体衬底； 第一布线，所述第一布线设置在所述半导体衬底上方； 第一通路，所述第一通路设置在所述第一布线上方，并且在所述第一通路的底表面处与所述第一布线接触；以及 第一绝缘层，所述第一绝缘层设置在所述半导体衬底上方，并且至少与所述第一布线的顶表面和所述第一通路的侧表面接触， 其中所述第一布线和所述第一通路中的氟含量小于I X 1019原子/立方厘米。
3.根据权利要求1所述的半导体器件， 其中所述第一布线的至少一个侧表面形成与所述第一通路的侧表面相同的表面。
4.根据权利要求1所述的半导体器件， 其中在所述第一绝缘层的与所述第一布线和所述第一通路的每个侧表面接触的部分处，没有形成通过改变所述第一绝缘层的材料而获得的改变层。
5.根据权利要求1所述的半导体器件， 其中所述第一布线或所述第一通路的宽度小于Cu中的电子的平均自由程。
6.根据权利要求1所述的半导体器件， 其中所述金属中的电子的平均自由程小于Cu中的电子的平均自由程。
7.根据权利要求1所述的半导体器件， 其中所述金属包括W、Mo或Ru中的任意金属。
8.根据权利要求1所述的半导体器件， 其中在平面图中所述第一通路的一部分从所述第一布线的不与所述第一通路重叠的部分向外突出，并且 其中在平面图中所述第一布线的与所述第一通路重叠的部分的侧表面形成与所述第一通路的侧表面相同的表面。
9.根据权利要求1所述的半导体器件， 其中在平面图中所述第一通路的侧表面的一部分被沿着所述第一布线的不与所述第一通路重叠的部分的直线切断，并且 其中在平面图中所述第一布线的与所述第一通路重叠的部分的侧表面形成与被沿着所述直线切断的所述第一通路的侧表面相同的表面。
10.根据权利要求1所述的半导体器件，进一步包括 保护金属层，所述保护金属层用于在所述第一布线的底部处保护所述第一布线。
11.根据权利要求1所述的半导体器件，进一步包括 在平面图中所述第一布线的顶部至少与所述第一通路重叠的部分处的第一蚀刻停止层，所述第一蚀刻停止层由导电材料制成。
12.根据权利要求1所述的半导体器件，进一步包括 保护金属层，所述保护金属层用于在所述第一通路顶部处保护所述第一通路。
13.根据权利要求1所述的半导体器件， 其中所述第一布线和所述第一通路由相同的金属整体地形成。
14.根据权利要求13所述的半导体器件， 其中在所述第一布线和所述第一通路彼此接触的部分处的晶粒是连续的。
15.根据权利要求1所述的半导体器件， 其中在相同的层中设置多个所述第一布线，并且 其中所述第一绝缘层具有每个均在所述第一布线之间的气隙。
16.根据权利要求1所述的半导体器件，进一步包括 接触插塞，所述接触插塞与所述半导体衬底的顶部接触；以及 下层通路形成层，所述下层通路形成层位于所述接触插塞上方，并且位于包括在其中设置的所述第一布线的所述第一绝缘层下， 其中所述下层通路形成层包括 下层通路，所述下层通路耦合至所述接触插塞的顶部，以及 第一绝缘层，所述第一绝缘层与所述下层通路的侧表面接触，并且 其中所述下层通路的侧表面的至少一部分切断所述下层通路的金属的晶粒。
17.根据权利要求1所述的半导体器件， 其中所述第一布线、所述第一通路以及所述第一绝缘层形成一个第一布线层； 其中堆叠有至少两个或多个所述第一布线层，并且 其中位于下侧的所述第一布线层的所述第一通路耦合至位于上侧的所述第一布线层的所述第一布线。
18.根据权利要求17所述的半导体器件，进一步包括 第二蚀刻停止层，所述第二蚀刻停止层在两个所述第一布线层之间，由具有比所述第一绝缘层的密度高的密度的绝缘材料制成。
19.根据权利要求17所述的半导体器件， 其中所述半导体器件具有至少一个或多个逻辑电路； 其中所述第一布线层是用于形成所述逻辑电路的局部布线层； 所述半导体器件进一步包括 第二布线，所述第二布线设置在位于最上层的所述第一布线层上方，并且在所述第二布线的底表面处耦合至在所述最上层的所述第一通路，以及 第二绝缘层，所述第二绝缘层设置在所述最上层的所述第一布线层上方，并且与所述第二布线的侧表面接触。
20.根据权利要求19所述的半导体器件， 进一步包括在所述第二布线和所述第二绝缘层上方的至少一个或多个第三布线层； 其中所述第三布线层具有第三通路，所述第三通路耦合至所述第二布线； 第三布线，所述第三布线与所述第三通路的顶部接触，以及 第三绝缘层，所述第三绝缘层设置在所述第二布线和所述第二绝缘层上方，并且与所述第三通路和所述第三布线接触。
21.根据权利要求20所述的半导体器件， 其中在所述最上层的所述第三布线层是全局布线层。
22.根据权利要求1所述的半导体器件， 其中所述第一绝缘层的介电常数是3. 2或更小。
23.一种用于制造半导体器件的方法，包括 在半导体衬底上方形成具有沿第一布线的图案的金属图案的金属图案形成过程；部分地蚀刻所述金属图案并且由此形成所述第一布线和第一通路的第一通路图案形成过程，所述第一通路在其底表面与所述第一布线接触；以及 在所述半导体衬底上方形成至少与所述第一布线的顶表面和所述第一通路的侧表面接触的第一绝缘层的第一绝缘层形成过程。
24.根据权利要求23所述的用于制造半导体器件的方法， 其中所述金属图案形成过程包括 通过溅射在所述半导体衬底上方形成金属层；以及 蚀刻所述金属层，并且由此形成所述金属图案。
25.根据权利要求23所述的用于制造半导体器件的方法， 其中所述金属图案形成过程包括 在所述半导体衬底上方形成金属层； 在所述金属层上方顺序地形成第一掩膜层和由与所述第一掩膜层的材料不同的材料制成的第二掩膜层； 图案化所述第二掩膜层，并且形成在平面图中具有所述第一通路的形状的第一通路掩膜的第一通路掩膜形成过程； 在所述第一通路掩膜形成过程之后，图案化所述第一掩膜层，并且形成在平面图中具有所述第一布线的形状的第一布线掩膜的第一布线掩膜形成过程；以及 利用所述第一布线掩膜作为掩膜蚀刻所述金属层，并且由此形成所述金属图案，并且 其中所述第一通路图案形成过程包括 利用平面图中的所述第一通路掩膜作为掩膜蚀刻所述第一布线掩膜；以及利用所述第一通路掩膜和被图案化成与平面图中的所述第一通路掩膜的形状相同的形状的所述第一掩膜层作为掩膜，部分地蚀刻所述金属图案，并且由此形成所述第一通路。
26.根据权利要求23所述的用于制造半导体器件的方法， 其中所述金属图案形成过程包括 在所述半导体衬底上方形成金属层； 在所述金属层上方顺序地形成第一掩膜层和由与所述第一掩膜层的材料不同的材料形成的第二掩膜层； 图案化所述第一掩膜层和所述第二掩膜层，并且形成在平面图中具有所述第一布线的形状的第一布线掩膜的第一布线掩膜形成过程；在所述第一布线掩膜形成过程之后，图案化所述第二掩膜层，并且形成在平面图中具有所述第一通路的至少一部分形状的第一通路掩膜的第一通路掩膜形成过程；以及 利用所述第一布线掩膜作为掩膜蚀刻所述金属层，并且由此形成所述金属图案，并且 其中所述第一通路图案形成过程包括 利用平面图中的所述第一通路掩膜作为掩膜蚀刻所述第一布线掩膜；并且利用所述第一通路掩膜和被图案化成与平面图中的所述第一通路掩膜的形状相同的形状的所述第一掩膜层作为掩膜，部分地蚀刻所述金属图案，并且由此形成所述第一通路。
27.根据权利要求26所述的用于制造半导体器件的方法， 其中在所述第一通路掩膜形成过程中使用的光掩膜具有用于获得所述第一布线的第一图案和用于获得所述第一通路的第二图案；并且 其中所述第二图案在与所述第一布线的延伸方向正交的方向上的宽度大于所述第一图案的宽度。
28.根据权利要求25所述的用于制造半导体器件的方法， 其中在所述金属图案形成过程的形成所述金属图案时，部分地蚀刻所述金属层，并且在所述金属层的顶部形成所述金属图案，并且保留所述金属层的底部，并且 其中在所述第一通路图案形成过程中，形成所述第一通路，并且蚀刻所述金属层的底部，由此形成所述第一布线。
29.根据权利要求25所述的用于制造半导体器件的方法，进一步包括 在所述第一绝缘层形成过程之后，平坦化所述第一绝缘层的顶表面并且暴露出所述第一通路的顶表面的平坦化过程， 其中在所述平坦化过程中，移除所述第一布线掩膜和所述第一通路掩膜，并且平坦化所述第一绝缘层。
30.根据权利要求23所述的用于制造半导体器件的方法， 其中在所述金属图案形成过程中，在将成为所述第一布线的底部的位置处形成用于保护所述第一布线的保护金属层。
31.根据权利要求23所述的用于制造半导体器件的方法， 其中在所述金属图案形成过程中，在所述第一布线的顶部的在平面图中至少与所述第一通路重叠的部分处，形成由导电材料制成的第一蚀刻停止层。
32.根据权利要求23所述的用于制造半导体器件的方法， 其中在所述金属图案形成过程中，在将成为所述第一通路的顶部位置处形成用于保护所述第一通路的保护金属层。
33.根据权利要求23所述的用于制造半导体器件的方法， 其中在所述金属图案形成过程中，在相同的层形成多个所述金属图案，并且其中在所述第一绝缘层形成过程中形成气隙，所述气隙的每个均在形成为多个的所述第一布线之间。
34.根据权利要求23所述的用于制造半导体器件的方法， 其中顺序地执行所述金属图案形成过程、所述第一通路图案形成过程以及所述第一绝缘层形成过程，由此形成包括所述第一布线、所述第一通路和所述第一绝缘层的一个第一布线层，其中堆叠至少两个或多个所述第一布线层，以及 其中将位于下侧的所述第一布线层的所述第一通路形成为耦合到位于上侧的所述第一布线层的所述第一布线。
35.根据权利要求34所述的用于制造半导体器件的方法， 其中在位于下侧的所述第一布线层上方，经由第二蚀刻停止层形成上层的所述第一布线层，所述第二蚀刻停止层由具有比所述第一绝缘层的密度高的密度的绝缘材料制成。
36.根据权利要求34所述的用于制造半导体器件的方法，进一步包括 利用所述第一布线层形成局部布线层，并且在位于最上层的所述第一布线层上方形成第二绝缘层，其中所述局部布线层形成至少一个或多个逻辑电路； 在所述第二绝缘层中形成将与所述最上层的所述第一通路耦合的第二布线沟槽；以及 在所述第二布线沟槽中嵌入金属，并且由此形成第二布线。
37.根据权利要求36所述的用于制造半导体器件的方法，进一步包括 在所述第二布线和所述第二绝缘层上方形成第三绝缘层； 在所述第三绝缘层中形成将与所述第二布线耦合的第三通路孔，以及将与所述第三通路孔的顶部耦合的第三布线沟槽；并且 在所述第三通路孔和所述第三布线沟槽中嵌入金属，并且由此形成第三通路和第三布线。
38.根据权利要求23所述的用于制造半导体器件的方法， 其中在所述第一绝缘层形成过程中，通过CVD (化学气相沉积)方法形成所述第一绝缘层。
39.根据权利要求23所述的用于制造半导体器件的方法， 其中在所述第一绝缘层形成过程中，通过涂布方法形成所述第一绝缘层。
全文摘要
本发明涉及半导体器件以及制造半导体器件的方法。第一布线设置在半导体衬底上。第一通路设置在第一布线上。此外，第一通路的底表面与第一布线接触。第一绝缘层设置在半导体衬底上并且至少与第一布线的顶表面和第一通路的侧表面接触。第一布线和第一通路的每个侧表面的至少一部分切断各金属晶粒。
文档编号H01L21/768GK103000612SQ20121034211
公开日2013年3月27日 申请日期2012年9月14日 优先权日2011年9月15日
发明者宇佐美达矢, 北岛洋 申请人:瑞萨电子株式会社