半导体器件及其形成方法

半导体器件及其形成方法
【专利摘要】一种半导体器件及其形成方法，半导体器件的形成方法包括：形成导电的半导体层，覆盖基底、位于基底上的栅极；形成导电的半导体层后，对所述基底进行离子注入，在所述栅极两侧的基底中形成源极和漏极，源极和漏极中的离子浓度相同。导电的半导体层将接触插栓和源极、漏极电连接的位置垫高，相当于拓宽了接触插栓可以容纳的空间，因此，相对于现有技术相邻两栅极之间的距离可以减小，半导体器件的集成度相对于现有技术可以进一步提高。而且，导电的半导体层不会使源极和漏极的离子浓度不一致。
【专利说明】半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及半导体器件及其形成方法。
【背景技术】
[0002]现有技术中，形成半导体器件的方法通常为:提供基底；在基底上形成栅极和栅介质层；在栅极和栅介质层周围形成侧墙；之后，对基底进行离子注入，形成源区和漏区。形成源区和漏区后，形成介质层，覆盖基底、栅极和侧墙；在层间介质层中形成接触插栓，分别与相邻两栅极之间的源区、漏区以及栅极进行电连接。
[0003]由于，相邻两栅极之间需要形成接触插栓，因此相邻两栅极之间的距离至少应该大于接触插栓的尺寸。这样，限制了半导体器件集成度的提高。
[0004]现有技术中，有许多关于半导体器件形成方法的专利文献，例如2012年5月23日公布的公布号为CN102468150A的中国专利文献，然而均没有解决以上技术问题。
[0005]因此有必要提出一种新的半导体器件，解决半导体集成度难以提高的问题。

【发明内容】

[0006]本发明解决的问题是现有技术的半导体集成度难以提高。
[0007]为解决上述问题，本发明一种半导体器件的形成方法，包括:
[0008]形成导电的半导体层，覆盖基底、位于基底上的栅极；
[0009]形成导电的半导体层后，对所述基底进行离子注入，在所述栅极两侧的基底中形成源极和漏极，源极和漏极中的离子浓度相同。
[0010]可选的，所述导电的半导体层为多晶硅层。
[0011]可选的，形成多晶硅层的工艺为沉积工艺，工艺参数包括:沉积温度为5300C _610°C，反应腔室内的压强为10-85mtorr。
[0012]可选的，共漏极的相邻两栅极之间的半导体层的厚度大于非共漏极的相邻两栅极之间的半导体层的厚度。
[0013]可选的，共漏极的相邻两栅极之间的半导体层的厚度大于所述栅极的高度。
[0014]可选的，共漏极的相邻两栅极之间的距离小于等于非共漏极的相邻两栅极之间的半导体层厚度的两倍。
[0015]可选的，形成半导体层后，进行离子注入之前，还包括，去除栅极上的部分半导体层。
[0016]可选的，进行离子注入后，形成介质层，覆盖所述基底、栅极和半导体层；
[0017]在所述介质层中形成接触插栓，与所述源极、漏极上的半导体层电连接。
[0018]可选的，所述栅极周围具有侧墙。
[0019]可选的，所述栅极和所述基底之间具有栅介质层。
[0020]本发明还提供一种半导体器件，包括:
[0021]基底；[0022]位于所述基底上的栅极，位于所述栅极和基底之间的栅介质层；
[0023]位于所述栅极两侧、基底中的源极、漏极，所述源极和漏极的离子浓度相同；
[0024]位于所述源极、漏极上导电的半导体层。
[0025]可选的，所述导电的半导体层为多晶硅层。
[0026]可选的，多晶硅层的形成工艺为沉积工艺，工艺参数包括:沉积温度为5300C -610°C，反应腔室内的压强为10-85mtorr。
[0027]可选的，共漏极的相邻两栅极之间的半导体层的厚度大于非共漏极的相邻两栅极之间的半导体层的厚度。
[0028]可选的，共漏极的相邻两栅极之间的半导体层的厚度大于等于所述栅极的高度。
[0029]可选的，共漏极的相邻两栅极之间的距离小于等于非共漏极的相邻两栅极之间的半导体层厚度的两倍。
[0030]可选的，所述栅极周围具有侧墙。
[0031]与现有技术相比，本发明具有以下优点:
[0032]本发明半导体器件形成方法，在形成栅极后，形成导电的半导体层覆盖基底、位于基底上的栅极；之后，对所述基底进行离子注入，在所述栅极两侧的基底中形成源极和漏极，而且形成的源极和漏极中的离子浓度相同。这样在之后，将位于栅极上的部分半导体层去除，之后形成接触插栓时，由于半导体层具有导电性，可以通过该半导体层将接触插栓和源极、漏极电连接。导电的半导体层将接触插栓和源极、漏极电连接的位置垫高，相当于拓宽了接触插栓可以容纳的空间，因此，相对于现有技术相邻两栅极之间的距离可以减小，半导体器件的集成度相对于现有技术可以进一步提高。而且，导电的半导体层不会使源极和漏极的离子浓度不一致。
[0033]在具体实施例中，半导体层为多晶硅层，而且，多晶硅层的形成工艺为沉积工艺，工艺参数包括:沉积温度为530°C -610°C，反应腔室内的压强为10-85mtorr。利用该工艺形成的多晶硅层，对离子注入过程中，离子的扩散受多晶硅层厚度的影响很小，因此当相邻两栅极之间的距离进一步缩小，导致在共漏极的相邻两栅极之间的多晶硅层的厚度大于非共漏极相邻两栅极之间的多晶硅层的厚度时，栅极两侧的源极和漏极的浓度也可以基本相同。这样可以进一步提高半导体器件的集成度。
【专利附图】

【附图说明】
[0034]图1是本发明具体实施例的形成半导体器件的方法的流程示意图；
[0035]图2-图5是本发明具体实施例的形成半导体器件的方法的剖面结构示意图。
【具体实施方式】
[0036]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0037]在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0038]图1是本发明具体实施例的形成半导体器件的方法的流程示意图，图2-图5是本发明具体实施例的形成半导体器件的方法的剖面结构示意图。结合参考图1和图2-图5详述本发明具体实施例的形成半导体器件的方法。
[0039]结合参考图1和图2，执行步骤SI I，提供基底10，所述基底10上形成有栅极11、位于栅极11和基底10之间的栅介质层12。基底10的材料可以为单晶的硅或硅锗；也可以是绝缘体上娃(SOI);或者还可以包括其它的材料,例如砷化镓等II1- V族化合物。在所述基底10中形成有浅沟槽隔离结构(STI) 14等。栅极11和栅介质层12周围形成有侧墙13。
[0040]需要说明是，基底10上的栅极为多个，其中一些相邻的栅极共漏极，另一些相邻的栅极不共漏极，不共漏极的相邻栅极之间通过浅沟槽隔离结构隔开。图示中仅示意出两个共漏极的栅极，起到说明本发明的目的。
[0041]结合参考图1和图3，执行步骤S12，形成导电的半导体层15，覆盖基底10、位于基底10上的栅极11。具体来说，导电的半导体层15覆盖整个基底10，相应的也就覆盖在基底10上形成的结构，包括栅极11、侧墙13、浅沟槽隔离结构14。半导体层15的材料可以为
多晶娃、多晶错、多晶错娃等。
[0042]现有技术中，相邻两栅极之间需要形成接触插栓，因此相邻两栅极之间的距离至少应该大于接触插栓的尺寸，然而当半导体器件的集成度越来越高，器件的特征尺寸越来越小时，相邻两栅极之间的距离不能无限减小，必须预留出接触插栓的位置，这样，限制了半导体器件集成度的提高。由于相邻两栅极之间的距离由基底向上逐渐增大，本发明中，通过形成导电的半导体层，垫高之后形成的源极、漏极与接触插栓电连接的位置，因此形成导电的半导体层也就相当于拓宽了形成接触插栓位置处的空间，这样可以使半导体器件的集成度进一步提闻。
[0043]当基底上所有的相邻栅极之间的距离大于一定值时，导电的半导体层15在基底上各处的厚度基本相同。在形成半导体层15后，对基底10进行离子注入形成源极、漏极时，源极和漏极中的离子浓度基本相同，半导体层15对离子注入的影响比较小，不会影响源极、漏极的性能。
[0044]当半导体层15在基底上各处的厚度基本相同时，形成半导体层15的方法可以为常规的沉积工艺。比如，当半导体层15选择多晶硅时，多晶硅的沉积工艺参数为:沉积温度620°C，反应腔室内的压强为0.1Torr-0.3Torr0
[0045]然而，当半导体器件的集成度进一步提高，器件的特征尺寸进一步缩小时，会出现共漏极的相邻两栅极之间的距离小于非共漏极的相邻两栅极之间的距离，利用沉积工艺沉积半导体层15时，参考图3，会出现共漏极的相邻两栅极之间的半导体层151的厚度大于非共漏极相邻两栅极之间的半导体层152的厚度。在之后，对基底进行离子注入形成源极、漏极时，由于半导体层厚度的影响会出现共漏极的相邻两栅极的源极、漏极的离子浓度不一致的问题。由于漏极上的半导体层151的厚度大于源极上的半导体层152的厚度，导致漏极中的离子浓度小于源极中的离子浓度。
[0046]为了克服共漏极的相邻两栅极的源极、漏极离子浓度不一致的问题，该实施例中，调节形成半导体层的工艺，不利用常规的沉积工艺形成半导体层，使半导体层的厚度基本不会影响源极、漏极的离子注入，也就是说，离子在半导体层中的扩散系数非常大，以至于离子注入对厚度的变化不敏感，从而使源极、漏极中的离子浓度一致，基本相同。比如，当半导体层选择多晶硅层时，形成多晶硅层的工艺为沉积工艺，工艺参数包括:沉积温度为5300C -610°C，反应腔室内的压强为10-85mtorr。在离子注入形成源极、漏极后，经过次级离子质谱法(secondary ion mass spectroscopy)实验证明，共漏极的相邻两栅极的源极、漏极的离子浓度基本相同，不受多晶硅层厚度的影响。
[0047]当然，本发明中，半导体层的材料不限于多晶硅，也可以为多晶锗、多晶锗硅等。相应的，需要调节沉积的工艺参数，以使对源极、漏极的离子注入受半导体层厚度的影响比较小，可以使共漏极的相邻两栅极的源极、漏极的离子浓度基本相同。
[0048]需要说明的是，半导体层厚度不一致时，采用的非常规沉积工艺形成半导体层的方法也适用于半导体层厚度一致时，半导体层的沉积。
[0049]在本发明具体实施例中，半导体层厚度不一致时，可以为:共漏极的相邻两栅极之间的半导体层的厚度大于等于所述栅极的高度，而非共漏极的相邻两栅极之间的半导体层的厚度小于所述栅极的高度。通常在共漏极的相邻两栅极之间的距离小于等于非共漏极的相邻两栅极之间的半导体层厚度的两倍时，会出现半导体层厚度不一致的问题。
[0050]形成半导体衬底后，结合参考图1和图4，执行步骤S13，对所述半导体层15进行图形化，去除栅极上的部分半导体层。去除栅极上的部分半导体层目的主要是将半导体层根据栅极的分布分成一个个的导电块，如果不去除，半导体层会是一整层的导电层，之后形成的接触插栓就会相互电导通。
[0051]本发明具体实施例中，对所述半导体层15进行图形化的方法为光刻、刻蚀。在此不做详述。
[0052]结合参考图1和图5，执行步骤S14，形成导电的半导体层15后，对所述基底10进行离子注入，在所述栅极两侧的基底中形成源极16和漏极17，源极和漏极中的离子浓度相同。需要说明的是，本发明中提到的源极和漏极中的离子浓度相同，并不代表源极和漏极中的离子浓度完全相同，允许两者之间在一定的工艺条件下存在一定的误差，只要不影响半导体器件的性能即可。
[0053]在该具体实施例中，是对半导体层15图形化后，才对基底10进行离子注入，在其他实施例中，也可以为先对基底进行离子注入，形成源极、漏极后，再对半导体层15进行图形化，去除栅极上的部分半导体层。
[0054]进行离子注入后，形成介质层，覆盖所述基底、栅极和半导体层；在所述介质层中形成接触插栓，与所述源极、漏极上的半导体层电连接。形成介质层、接触插栓的方法为本领域技术人员的公知技术，在此不做赘述。
[0055]参考图5，本发明还提供了一种半导体器件，包括:
[0056]基底10 ；
[0057]位于所述基底上10的栅极11 ;所述栅极11和所述基底10之间具有栅介质层12 ；
[0058]位于所述栅极11两侧、基底10中的源极16、漏极17，所述源极16和漏极17的离子浓度相同；
[0059]位于所述源极16、漏极17上导电的半导体层15。
[0060]本发明具体实施例中，栅极11和栅介质层12周围具有侧墙13。
[0061]所述导电的半导体层的材料可以为多晶硅、多晶锗、多晶锗硅等。
[0062]本发明中，源极和漏极上的导电的半导体层15的厚度可以相同，也可以不相同。[0063]当源极和漏极上的导电的半导体层15的厚度相同时，导电的半导体层可以为由常规的沉积工艺形成的半导体层。比如，当半导体层15选择多晶硅时，多晶硅的沉积工艺参数为:沉积温度620°C，反应腔室内的压强为0.1Torr-0.3Torr。
[0064]当共漏极的相邻两栅极之间的半导体层的厚度151大于非共漏极相邻两栅极之间的半导体层152的厚度，比如共漏极的相邻两栅极之间的半导体层的厚度大于等于所述栅极的高度，导电的半导体层不是由常规的沉积工艺形成的半导体层，比如，当半导体层为多晶硅层时，多晶硅层的形成工艺为沉积工艺，工艺参数包括:沉积温度为530°C -610°C,反应腔室内的压强为10-85mtorr。
[0065]另外，在该实施例中，共漏极的相邻两栅极之间的距离dl小于等于非共漏极的相邻两栅极之间的半导体层厚度d2的两倍，图5中并没有按比例进行绘制。
[0066]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种半导体器件的形成方法，其特征在于，包括: 形成导电的半导体层，覆盖基底、位于基底上的栅极； 形成导电的半导体层后，对所述基底进行离子注入，在所述栅极两侧的基底中形成源极和漏极，源极和漏极中的离子浓度相同。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述导电的半导体层为多晶娃层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，形成多晶硅层的工艺为沉积工艺，工艺参数包括:沉积温度为530°C _610°C，反应腔室内的压强为10-85mtorr。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，共漏极的相邻两栅极之间的半导体层的厚度大于非共漏极的相邻两栅极之间的半导体层的厚度。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，共漏极的相邻两栅极之间的半导体层的厚度大于等于所述栅极的高度。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，共漏极的相邻两栅极之间的距离小于等于非共漏极的相邻两栅极之间的半导体层厚度的两倍。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，形成半导体层后，进行离子注入之前，还包括，去除栅极上的部分半导体层。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，进行离子注入后，形成介质层，覆盖所述基底、栅极和半导体层； 在所述介质层中形成接触插栓，与所述源极、漏极上的半导体层电连接。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极周围具有侧墙。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极和所述基底之间具有栅介质层。
11.一种半导体器件，其特征在于，包括: 基底； 位于所述基底上的栅极，位于所述栅极和基底之间的栅介质层； 位于所述栅极两侧、基底中的源极、漏极，所述源极和漏极的离子浓度相同； 位于所述源极、漏极上导电的半导体层。
12.如权利要求11所述的半导体器件，其特征在于，所述导电的半导体层为多晶硅层。
13.如权利要求12所述的半导体器件，其特征在于，多晶硅层的形成工艺为沉积工艺，工艺参数包括:沉积温度为530°C _610°C，反应腔室内的压强为10-85mtorr。
14.如权利要求11所述的半导体器件，其特征在于，共漏极的相邻两栅极之间的半导体层的厚度大于非共漏极的相邻两栅极之间的半导体层的厚度。
15.如权利要求14所述的半导体器件，其特征在于，共漏极的相邻两栅极之间的半导体层的厚度大于等于所述栅极的高度。
16.如权利要求11所述的半导体器件，其特征在于，共漏极的相邻两栅极之间的距离小于等于非共漏极的相邻两栅极之间的半导体层厚度的两倍。
17.如权利要求11所述的半导体器件，其特征在于，所述栅极周围具有侧墙。
【文档编号】H01L29/417GK103681280SQ201210364952
【公开日】2014年3月26日 申请日期:2012年9月26日 优先权日:2012年9月26日
【发明者】邱慈云, 吕瑞霖, 黄晨, 范建国 申请人:中芯国际集成电路制造(上海)有限公司