半导体器件的制作方法
【专利摘要】本发明公开了一种半导体器件的制作方法：预先提供一具有多层沉积膜的半导体衬底，在沉积膜表面形成第一底部抗反射层和第一图案化的光阻胶层，第一图案化的光阻胶层定义外围电路的有源区；以第一图案化的光阻胶层为掩膜，刻蚀半导体衬底至预定深度形成沟槽；去除第一底部抗反射层和第一图案化的光阻胶层后，在沟槽内及沉积膜的表面沉积第一氧化层；在第一氧化层的表面形成APF、DARC、第二底部抗反射层和第二图案化的光阻胶层，第二图案化的光阻胶层定义单元阵列的有源区；以第二图案化的光阻胶层为掩膜，刻蚀APF；采用SADP方法以APF作为牺牲层，形成具有预定宽度的氧化线；刻蚀氧化线至半导体衬底预定深度。本发明使工艺简单化。
【专利说明】半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件的制作技术，特别涉及一种半导体器件的制作方法。
【背景技术】
[0002]目前，存储器件包括外围电路区和单元阵列区，一般采用自对准双图案(SADP，Self-Aligned Double Patterning)技术,形成存储器件的单元阵列区。而且单元阵列区先于外围电路区制作完成，但是制作过程比较复杂，需要在多层沉积膜表面依次沉积不定性碳膜(APF)、介质抗反射层(DARC)、APF、DARC、底部抗反射层以及光阻胶层等，先后制作单元阵列区和外围电路区，多层沉积膜在半导体衬底上依次包括栅氧化层(G0X)、多晶硅层(poly)、氮化娃层(SiN)和衬垫氧化层(0X)。现有的制作技术是比较复杂的,实现起来生产效率较低。
【发明内容】
[0003]有鉴于此，本发明提供一种半导体器件的制作方法，使工艺简单化。
[0004]本发明的技术方案是这样实现的:
[0005]一种半导体器件的制作方法，所述半导体器件包括外围电路区和单元阵列区，该方法包括:
[0006]预先提供一具有多层沉积膜的半导体衬底，在所述沉积膜表面依次形成第一底部抗反射层和第一图案化的光阻胶层，所述第一图案化的光阻胶层定义外围电路的有源区；
[0007]以所述第一图案化的光阻胶层为掩膜，刻蚀半导体衬底至预定深度形成沟槽；
[0008]去除第一底部抗反射层和第一图案化的光阻胶层后，在沟槽内及沉积膜的表面沉
积第一氧化层；
[0009]在所述第一氧化层的表面依次形成不定性碳膜APF、介质抗反射层、第二底部抗反射层和第二图案化的光阻胶层，所述第二图案化的光阻胶层定义单元阵列的有源区；
[0010]以所述第二图案化的光阻胶层为掩膜，刻蚀APF ；
[0011]采用自对准双图案方法以APF作为牺牲层，形成具有预定宽度的氧化线；
[0012]涂布第三光阻胶层或者第三底部抗反射层以覆盖氧化线，并回刻第三光阻胶层或者第三底部抗反射层显露出氧化线的上表面；
[0013]刻蚀氧化线至半导体衬底预定深度。
[0014]所述自对准双图案方法为:
[0015]在APF表面以及第一氧化层表面沉积第二氧化层；
[0016]对第二氧化层进行各向异性刻蚀，形成位于APF侧壁的氧化线后，去除APF。
[0017]所述第二氧化层采用原子层沉积方法形成。
[0018]所述多层沉积膜在半导体衬底上依次包括栅氧化层、多晶硅层、氮化硅层和衬垫
氧化层。
[0019]所述氧化线的个数为多个，依次排列而成。[0020]所述第一氧化层的沉积采用高密度等离子体化学气相沉积方法，或者深高宽比的亚大气压制程化学气相沉积方法。
[0021]所述介质抗反射层为含硅的氧化物。
[0022]所述第二氧化层的厚度为所形成的氧化线的宽度。
[0023]从上述方案可以看出，本发明先制作外围电路的有源区，再采用SADP技术制作单元阵列的有源区，不需要像现有技术那样沉积很多层复杂的膜，实现起来比较简单。而且，本发明在制作单元阵列的有源区时，涂布第三光阻胶层或者第三底部抗反射层以覆盖氧化线，并回刻第三光阻胶层或者第三底部抗反射层显露出氧化线的上表面；刻蚀氧化线至半导体衬底预定深度。正是由于上述刻蚀掩埋在第三光阻胶层或者第三底部抗反射层中的氧化线，因此刻蚀氧化线的尺寸更准确，最终得到的每个隔离区域尺寸更趋于相同。
【专利附图】
【附图说明】
[0024]图1为本发明半导体器件的制作方法流程示意图。
[0025]图2a至2i为本发明具体实施例半导体器件的制作过程剖面示意图。
【具体实施方式】
[0026]为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
[0027]本发明半导体器件的制作方法流程示意图如图1所示，其包括以下步骤，下面结合图2a至图2i进行说明。
[0028]步骤11、请参阅图2a，预先提供一具有多层沉积膜的半导体衬底100，在所述沉积膜表面依次形成第一底部抗反射层101和第一图案化的光阻胶层102，所述第一图案化的光阻胶层102定义外围电路的有源区；
[0029]其中，多层沉积膜在半导体衬底上依次包括栅氧化层(G0X)、多晶硅层(poly)、氮化硅层(SiN)和衬垫氧化层(OX)。
[0030]步骤12、请参阅图2b，以所述第一图案化的光阻胶层102为掩膜，刻蚀半导体衬底100至预定深度形成沟槽；
[0031]实际上在该区域会形成多个沟槽，为清楚说明本发明，图2b只示意出部分沟槽的剖面图。
[0032]一般地，在该步骤中刻蚀半导体衬底的深度为3000埃。
[0033]步骤13、请参阅图2c，去除第一底部抗反射层101和第一图案化的光阻胶层102后，在沟槽内及沉积膜的表面沉积第一氧化层103 ；
[0034]第一氧化层的沉积可以采用多种方法，例如高密度等离子体化学气相沉积(HDPCVD)方法，或者深高宽比的亚大气压制程化学气相沉积(HARP-CVD)方法形成。
[0035]步骤14、请参阅图2d，在所述第一氧化层103的表面依次形成不定性碳膜(APF)104、介质抗反射层(DARC) 105、第二底部抗反射层106和第二图案化的光阻胶层107，所述第二图案化的光阻胶层定义单元阵列的有源区；
[0036]其中，介质抗反射层105为含硅的氧化物，沉积在APF104的表面。后续在去除光阻胶层时，一般采用氧气灰化的方法，灰化会消耗APF，所以介质抗反射层105用于保护后续经过刻蚀的APF104不受损伤。
[0037]步骤15、请参阅图2e，以所述第二图案化的光阻胶层为掩膜，刻蚀APF104 ；
[0038]步骤16、采用自对准双图案方法以APF104作为牺牲层，形成具有预定宽度的氧化线 108，；
[0039]SADP方法有多种实现方式，本发明实施例以其中一种具体进行说明。
[0040]请参阅图2f，在APF104表面以及第一氧化层103表面沉积第二氧化层108 ；
[0041]请参阅图2g,对第二氧化层108进行各向异性刻蚀，形成位于APF104侧壁的氧化线108，后，去除APF104 ；
[0042]其中，第二氧化层108优选采用原子层沉积方法(Atomic Layer Deposition,ALD)形成。第二氧化层108的厚度决定了氧化线108’的宽度。实际上，在单元阵列区会形成多个氧化线，氧化线之间具有一定的间隔(space)，依次排列而成，为更好理解本发明，图2g只示意出部分剖面图。也就是说，实际上，在步骤24中第二图案化的光阻胶层也不只一个图形，多个图形依次排列，用于通过SADP方法刻蚀形成氧化线。
[0043]步骤17、请参阅图2h，涂布第三光阻胶层或者第三底部抗反射层109以覆盖氧化线108’，并回刻第三光阻胶层或者第三底部抗反射层109显露出氧化线108’的上表面；
[0044]步骤18、请参阅图2i，刻蚀氧化线108’至半导体衬底预定深度。
[0045]一般地，该步骤中刻蚀半导体衬底的深度为1800埃。
[0046]该步骤在单元阵列区刻蚀成具有一定间隔的隔离区域，在每个隔离区域内形成单元阵列的存储元件有源区，存储元件有源区的形成方法为现有技术，在此不再赘述。
[0047]综上，本发明实施例先制作外围电路的有源区，再制作单元阵列的有源区，不需要像现有技术那样沉积很多层复杂的膜，实现起来比较简单。而且，本发明制作外围电路的有源区先刻蚀半导体衬底至大约3000埃，然后制作单元阵列的有源区再刻蚀半导体衬底至大约1800埃，每次刻蚀一次性完成。而现有技术中，由于先制作单元阵列的有源区，而且单元阵列的有源区刻蚀和外围电路的有源区同时进行，所以两者同时刻蚀半导体衬底至大约1800埃，接下来，再单独对外围电路的有源区内的沟槽继续刻蚀，达到半导体衬底之下3000埃，所以不是连续完成刻蚀会造成有阶梯的不连续面出现，在电性表现会有漏电的可能。进一步地，现有技术中先制作单元阵列的有源区，并且采用SADP技术，所以对准和叠对标记容易受损伤变形，再制作外围电路的有源区时，利用变形的对准标记形成的外围电路有源区图形质量很差，而本发明实施例先制作外围电路的有源区，再制作单元阵列的有源区，外围电路的有源区图形被一次性制作完成，后续再利用对准和叠对标记制作单元阵列的有源区，也不会有任何影响。
[0048]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
【权利要求】
1.一种半导体器件的制作方法，所述半导体器件包括外围电路区和单元阵列区，该方法包括: 预先提供一具有多层沉积膜的半导体衬底，在所述沉积膜表面依次形成第一底部抗反射层和第一图案化的光阻胶层，所述第一图案化的光阻胶层定义外围电路的有源区； 以所述第一图案化的光阻胶层为掩膜，刻蚀半导体衬底至预定深度形成沟槽； 去除第一底部抗反射层和第一图案化的光阻胶层后，在沟槽内及沉积膜的表面沉积第一氧化层； 在所述第一氧化层的表面依次形成不定性碳膜APF、介质抗反射层、第二底部抗反射层和第二图案化的光阻胶层，所述第二图案化的光阻胶层定义单元阵列的有源区； 以所述第二图案化的光阻胶层为掩膜，刻蚀APF ； 采用自对准双图案方法以APF作为牺牲层，形成具有预定宽度的氧化线； 涂布第三光阻胶层或者第三底部抗反射层以覆盖氧化线，并回刻第三光阻胶层或者第三底部抗反射层显露出氧化线的上表面； 刻蚀氧化线至半导体衬底预定深度。
2.如权利要求1所述的方法，其特征在于，所述自对准双图案方法为: 在APF表面以及第一氧化层表面沉积第二氧化层； 对第二氧化层进行各向异性刻蚀，形成位于APF侧壁的氧化线后，去除APF。
3.如权利要求2所述的方法，其特征在于，所述第二氧化层采用原子层沉积方法形成。
4.如权利要求3所述的方法，其特征在于，所述多层沉积膜在半导体衬底上依次包括栅氧化层、多晶硅层、氮化硅层和衬垫氧化层。
5.如权利要求4所述的方法，其特征在于，所述氧化线的个数为多个，依次排列而成。
6.如权利要求5所述的方法，其特征在于，所述第一氧化层的沉积采用高密度等离子体化学气相沉积方法，或者深高宽比的亚大气压制程化学气相沉积方法。
7.如权利要求6所述的方法，其特征在于，所述介质抗反射层为含硅的氧化物。
8.如权利要求7所述的方法，其特征在于，所述第二氧化层的厚度为所形成的氧化线的宽度。
【文档编号】H01L21/822GK103794557SQ201210417953
【公开日】2014年5月14日 申请日期:2012年10月26日 优先权日:2012年10月26日
【发明者】周朝礼 申请人:中芯国际集成电路制造(上海)有限公司