专利名称：集成异质结半导体器件和用于生产该半导体器件的方法
技术领域：
本发明的实施例涉及集成异质结半导体器件，特别地涉及具有被形成在硅半导体结构上的HEMT的集成异质结半导体器件，并且涉及用于生产集成异质结半导体器件的相关方法。
背景技术：
半导体晶体管、特别是诸如MISFET (金属绝缘体半导体场效应晶体管)之类的场效应控制开关器件(在下面也被称为MOSFET (金属氧化物半导体场效应晶体管)和HEMT (高电子迁移率场效应晶体管))已经被用于各种应用，这些应用包括但不限于用作在电源和功率转换器、电动车、空调中以及在消费电子设备、例如立体音响系统和通信技术中的开关。近年来，HEMT已经找到了在低损耗高频率和低损耗高功率应用中的更广泛的使用。特别地，氮化镓(GaN)基HEMT器件已经被发现良好地适合于在DC整流器、功率微波和雷达放大器、低噪声放大器和高温元件等中的使用。氮化镓(GaN)材料显示出了高极化效应，所述极化效应包括自发极化和压电极化。即使在没有被掺杂的情况下，该极化效应也允许形成与GaN/AlGaN (氮化镓/氮化铝镓)异质结结构(或GaN/AlInGaN、AlGaN/AlInGaN，氮化铝铟镓)的界面(异质结)邻接的二维电子气(2DEG)。在2DEG中，电子浓度与极化强度有关。GaN/AlGaN异质结结构的2DEG面电子浓度(sheet electron concentration)可以达到非常高的值。因此，基于GaN/AlGaN异质结结构的场效应晶体管能够控制非常大的电流。经常，不同的功能希望被集成在单个器件或者集成电路(IC)中，以使电子设备的成本、尺寸和重量最小化。然而，现有的针对把GaN基HEMT与广泛使用的硅基器件(例如硅基CMOS (互补金属氧化物半导体)器件)相组合的概念导致高制造成本。因此，存在对于在硅上GaN技术中提供用于形成集成半导体器件的有成本效益的方法的需求。
发明内容
根据生产半导体器件的方法的实施例，该方法包括:提供具有限定垂直方向的〈111〉表面的硅衬底；在硅衬底中形成至少一个电子部件；在硅衬底上形成至少两个外延半导体层，以在〈111〉表面之上形成异质结；以及在〈111〉表面之上形成HEMT结构。根据生产半导体器件的方法的实施例，该方法包括:提供具有限定垂直方向的第一表面的〈111〉娃片；在〈111〉娃片中形成电阻器和双极半导体结构中的至少一个；通过外延淀积在〈111〉硅片上形成至少两个宽带隙半导体层；以及在至少两个宽带隙半导体层中形成HEMT结构。根据生产半导体器件的方法的实施例，该方法包括:提供具有限定垂直方向的第一表面的〈111〉硅片；通过外延淀积在〈111〉硅片上形成至少两个宽带隙半导体层，以在第一表面之上形成异质结；在第一表面之上形成HEMT结构；部分地去除至少两个宽带隙半导体层，以使第一表面的部分暴露；以及在异质结以下形成至少一个电子部件。
根据半导体器件的实施例，该半导体器件包括:第一半导体本体(body)，所述第一半导体本体包括至少一个电子部件，并且由具有限定垂直方向的〈111〉表面的单晶硅衬底形成；第二半导体本体，所述第二半导体本体被布置在〈I11>表面上并且与所述〈I11>表面接触，而且所述第二半导体本体包括HEMT结构，所述HEMT结构包括异质结和被布置在该异质结之上的栅电极。至少一个电子部件被完全布置在异质结以下。在阅读下面的详细描述时并且在观察附图时，本领域技术人员将认识到附加的特征和优点。
图中的部件不一定是按比例的，而是重点被放在图解说明本发明的原理上。此外，在附图中，同样的参考数字指定相对应的部分。在附图中:
图1图示了穿过根据实施例的半导体器件的垂直横截面；
图2和图3以平面示了根据实施例的与在图1中所图示的类似的半导体器件的布
局;
图4图示了如在图1至图3中所图示的半导体器件的温度响应；
图5图示了穿过根据实施例的半导体器件的垂直横截面；
图6图示了穿过根据实施例的半导体器件的垂直横截面；
图7至图12图示了在根据实施例的方法的方法步骤期间的穿过半导体器件的垂直横截面；
图13和图14图示了根据实施例的图1的半导体器件的掺杂分布图(profile);并且图15至图18图示了在根据另一实施例的方法的方法步骤期间的穿过半导体器件的垂直横截面。
具体实施例方式在下面的详细描述中，参考附图，所述附图形成详细描述的部分，并且在所述附图中，通过说明示出了本发明可以被实践在其中的特定实施例。在这个方面，诸如“顶部的”、“底部的”、“正面的”、“背面的”、“前面的”、“拖尾的”等之类的方向术语参考描述(多个)图的定向而被使用。因为实施例的部件可以被定位在多个不同的定向上，所以这些方向术语为了说明的目的被使用，并且决不进行限制。要被理解的是，其它实施例可以被利用，并且可以进行结构或逻辑改变，而不离开本发明的范围。因此，下面的详细描述并不是要在限制意义上被采用，并且本发明的范围通过所附的权利要求来限定。现在将详细地参考各种实施例，所述各种实施例中的一个或多个例子在图中被图示。每个例子都通过解释被提供，并且并不意味着对本发明的限制。例如，作为一个实施例的部分被图示或被描述的特征可以被使用在其它实施例上或连同其它实施例被使用，以还产生另外的实施例。意图的是，本发明包括这样的修改和变型。通过使用特定的语言，这些例子被描述，所述特定的语言不应该被解释为限制所附的权利要求的范围。附图不是成比例的，并且仅用于说明的目的。为了清楚起见，如果没有另外陈述，那么在不同的附图中，相同的元件或制造步骤已经通过相同的参考来指定。如在本说明书中所使用的术语“水平的”意图描述基本上平行于半导体衬底或本体的第一或主水平表面的定向。这可以是例如晶片或管芯的表面。如在本说明书中所使用的术语“垂直的”意图描述基本上垂直于第一表面(即平行于半导体衬底或本体的第一表面的法线方向)被布置的定向。在本说明书中，η掺杂被称为第一导电类型，而P掺杂被称为第二导电类型。可替换地，半导体器件可以用相反的掺杂关系被形成，使得第一导电类型可以是P掺杂的，而第二导电类型可以是η掺杂的。此外，一些图通过指示紧跟在掺杂类型之后的或“+”来说明相对掺杂浓度。例如，“η_”意味着比“η”掺杂区的掺杂浓度少的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区大的掺杂浓度。然而，指示相对掺杂浓度并不意味着，相同的相对掺杂浓度的掺杂区不得不具有相同的绝对掺杂浓度，除非另外陈述。例如，两个不同的η+掺杂区可以具有不同的绝对掺杂浓度。同样适用于例如η+掺杂区和P+掺杂区。在本说明 书中所描述的特定实施例(在不限于其的情况下)和具有被形成在具有至少一个电子部件(例如CMOS结构或双极结构)的硅半导体结构上的HEMT的集成异质结半导体器件有关，并且和用于生产集成异质结半导体器件的相关方法有关。所形成的半导体器件通常是仅仅从一侧被接触的平面半导体器件。通常，HEMT是功率半导体部件。如在本说明书中所使用的术语“功率半导体部件”意图描述具有高电压和/或高电流切换能力的单个芯片上的半导体部件。换句话说，功率半导体器件意图用于高电流、通常在安培范围(Ampere range)内的高电流。在本说明书之内，术语“功率半导体器件”和“功率半导体部件”被同义地使用。如在本说明书中所使用的术语“场效应”意图描述使用绝缘栅电极或肖特基栅电极的半导体区中的导电“沟道”的电场介导制备(mediated formation)和/或导通性控制和/或沟道形状。在本说明书的上下文中，术语“栅电极”意图描述毗邻半导体本体并且与该半导体本体绝缘的、而且被配置来形成和/或控制沟道区的电极。在本说明书的上下文中，术语“场板”和“场电极”意图描述如下电极:所述电极毗邻半导体区(通常是漂移区)，与半导体区绝缘，并且被配置来通过施加适当的电压(针对η型漂移区通常是负电压)来扩大半导体区中的耗尽部。在本说明书的上下文中，术语“台面(mesa)”或“台面区”意图描述在垂直横截面中延伸到半导体衬底或本体中的两个相邻的沟槽之间的半导体区。图1图示了穿过集成半导体器件100的垂直横截面。半导体器件100包括第一半导体本体20。第一半导体本体20由具有限定垂直方向en的〈111〉表面103的单晶硅衬底来形成。在下面，第一半导体本体20也被称为〈111〉半导体本体。第一半导体本体20可以是单个块体(bulk)单晶材料。还可能的是，半导体本体20包括块体单晶材料21和至少一个被形成在其上的外延层22。由于掺杂浓度可以在一个或多个外延层的淀积期间被调整，所以使用(多个)外延层22在修整(tailor)材料的背景掺杂方面提供了更多自由。在图1中所图示的示例性实施例中，第一半导体本体20包括形成公共衬底并且延伸到背面102的P型半导体层21以及被布置在P型半导体层21上的η—型半导体层22。这些图中的掺杂关系也可以被颠倒。在ιΓ型半导体层22之内，电子部件111被形成。在该示例性实施例中，电子部件Ill被形成为横向双极晶体管。在η-型半导体层22的部分22a中，P型基极区23和n++型集电极区24被嵌入。在P型基极区23之内，n+型发射极区26被嵌入。在该示例性实施例中，电子部件111被形成为npn晶体管。然而，电子部件111可以包括或被形成为pnp晶体管、二极管和/或电阻器。通常，电子部件111被形成在阱22a中，所述阱22a通过被连接到参考电势(通常为接地)的P+型半导体区25而被横向分离。此外，n+型埋层28b通常被形成在阱22a与公共衬底21之间，并且经由n+型接触区28a被电连接到集电极区24。因此，被形成在阱22a中的电子部件111被保护以防由其它集成部件引起的串扰。P+型半导体区25在下面也被称为阱隔离区。阱隔离区25从〈111〉表面103至少部分地延伸到P型半导体层21中。另夕卜，阱隔离区25可以具有如在图1中所图示的上部和下部。n_型半导体层22可以包括被布置在不同的阱中的数个电子部件111，其中所述不同的阱通过相应的阱隔离区25彼此被电去耦。因此，串扰保护的电路可以被提供在第一半导体本体20中。例如针对紧跟在被形成在第一半导体本体20之上的第二半导体本体30中的异质结104之后的HEMT结构121，这样的电路可以包括驱动器电路、传感器和ESD (静电放电)保护电路。在该示例性实施例中，第二半导体本体30在第一半导体本体20上与〈111〉表面103相接触地被布置，并且完全覆盖第一半导体本体20。因此，第一半导体本体20和第二半导体本体30形成具有异质结104和被布置在异质结104以下的电子部件111的公共半导体本体40。第一半导体本体20与第二半导体本体30之间的界面也是异质结。在该示例性实施例中,HEMT结构121包括绝缘栅电极15,所述绝缘栅电极15被布置在异质结104之上并且通过栅极电介质8 (例如栅极氧化物)与第二半导体本体30绝缘。通常，当在垂直方向上来看时，电子部件111和HEMT结构121至少部分地重叠。因此，器件面积可以被节约，并且因而每个器件的制造成本可以被减少。根据实施例，集成半导体器件100包括第一区域110和第二区域120，在所述第一区域110中，一个或数个硅半导体器件111被布置在〈111〉半导体衬底中，当在垂直方向上来看时，所述第二区域120至少部分地与第一区域110重叠，并且在所述第二区域120中，HEMT结构121被布置在异质结104旁边，使得一个或数个硅半导体器件111被布置在异质结104以下。通常，第二半导体本体30通过宽带隙半导体材料的多层来形成。在该示例性实施例中，基本上非掺杂的GaN层31被布置在位于下面的半导体层22上并且与所述半导体层22相接触。通常，GaN层31通过外延淀积被直接形成在〈111〉表面103上。GaN层31通常形成高电阻率的缓冲层31。另一高电阻率的GaN层32和AlGaN (氮化铝镓)层33被分别形成在缓冲层31和GaN层32上。在该示例性实施例中，异质结104被形成在另一 GaN层32与AlGaN层33之间。可替换地，诸如AlGaN缓冲层31或AlN/GaN/AlN/GaN超晶格结构的分级缓冲可以被形成，而不是所图示的GaN层31被形成。此外,通过外延淀积,GaN/InAlGaN异质结构或AlGaN/AlInGaN异质结构可以被形成，而不是GaN/AlGaN异质结构被形成。HEMT结构121进一步包括源极区34、漏极区36和沟道区，其中所述沟道区在异质结104处的另一 GaN层32中在源极区34与漏极区36之间延伸。在该示例性实施例中，源极区34和漏极区36被高度η掺杂，而AlGaN层33和另一 GaN层32分别是η掺杂的和基本上非掺杂的。此外,AlGaN层33也可以是基本上非掺杂的。由于AlGaN/GaN界面之间的自发极化和压电极化，正的净电荷被形成，从而导致吸引电子。这些电子由表面电荷(AlGaN/氮化物之间的界面)来提供，从而导致在为约IOnm的薄沟道层内形成二维高迁移率电子气。薄沟道层的导通性可以由绝缘栅电极15来控制。可替换地，非绝缘肖特基栅极可以被用来控制薄沟道层的导通性。在分别为第二半导体本体30和公共半导体本体40的主表面101上，一个或数个绝缘层41、42(例如氮化硅层41和二氧化硅层42)通常被形成。此外，横向绝缘部(lateralinsulation) 9 (通常也由二氧化硅构成或者简单地通过氩气注入构成)在垂直横截面中环绕HEMT结构121，以使HEMT结构121与被形成在公共半导体本体40中的其它结构相绝缘。在图1中所图示的垂直横截面通常仅仅对应于截面。为了电接触第一半导体本体20中的电子部件111,接触插塞(contact plug) 11(例如被掺杂的多晶硅插塞)延伸穿过第二半导体本体30。此外，金属插塞12、12a、12b延伸穿过一个或数个绝缘层41、42，以分别电接触电子部件111的接触插塞11和HEMT结构121。金属插塞12a和12b被用来分别接触HEMT结构121的源极区34和漏极区36。栅电极15通常经由不同的垂直横截面中的另一金属插塞被连接。图2和图3以平面示了半导体器件100’的布局。在图2和图3中所示的半导体器件100’类似于关于图1在上面被解释的半导体器件100。然而，半导体器件100’的第一半导体本体30包括双极二极管，而不是双极晶体管。在该示例性实施例中，如在图2中所图示的那样，pn 二极管通过η掺杂区26和ρ掺杂区23被形成在阱22a中，并且经由接触插塞11和金属桥12c被连接到高掺杂区24的相邻的阱。其它的接触插塞11和金属插塞12被用来把高掺杂区24电接触到被布置在半导体器件100’和/或被用作二极管111的评估电路的其它电路上的两个端子，其中所述二极管111被用作半导体器件100’的温度传感器。图3图示了图2的布局和第二半导体本体30中的HEMT结构的布局的重叠，其中所述HEMT结构的布局包括被布置在第二半导体本体30上的绝缘栅电极15和金属插塞12a。在横向绝缘部9之内，多个HEMT可以被形成，以实现大电流切换能力。图4根据模拟图示了如在上面关于图1至图3所解释的半导体器件100’的温度响应。由于GaN和Si的高热导，HEMT的沟道区中的温度增加(曲线a)可以仅以短的延迟在硅半导体本体中被探测到(曲线b)。因此，HEMT结构的简单的和可靠的温度监控可以被提供。图5图示了穿过半导体器件200的垂直横截面。在图5中所示的半导体器件200类似于在上面关于图1所解释的半导体器件100。然而，第二半导体本体30在所图示的垂直横截面中仅仅部分地覆盖第一半导体本体20。〈111〉表面的剩余部分利用绝缘层42被覆盖。为了接触电子部件111，只有金属接触部12被用在该示例性实施例中。图6图示了穿过半导体器件201的垂直横截面。在图6中所示的半导体器件201类似于在上面关于图5所解释的半导体器件200。然而，第一半导体本体20包括示例性的具有源极区26、本体区23、漏极区24和栅电极15a的FET (场效应晶体管)结构111、特别是横向MOSFET结构,其中所述栅电极15a被布置在第一半导体本体20上并且通过栅极电介质8a与所述第一半导体本体20绝缘。然而，这只是例子。第一半导体本体20可以包括例如以CMOS工艺被形成的复杂电路。如将在下面被更详细地解释的那样，半导体器件200、201的电子部件111通常在形成HEMT结构之后被形成。因此，比较复杂的电路可以被形成。图7至图12图示了形成半导体器件100的方法。图7至图12示出了在特定的方法步骤期间或者在特定的方法步骤之后穿过半导体器件100的垂直横截面。在第一工艺中，具有限定垂直方向6 的〈111〉表面103和与〈111〉表面103相对的背面102的半导体本体20 (例如Si片或Si衬底20)被提供。通常，半导体本体20包括延伸到背面102的第一半导体层21 (例如ρ型)或公共衬底21，以及包括延伸到〈111〉表面103并且与第一半导体层21形成pn结的第二半导体层22 (例如η型)。此后，电子部件111被形成在第一半导体本体20中。例如，通过形成P+型半导体区25，被横向分离的阱22a被形成，所述ρ+型半导体区25从〈111〉表面103延伸到第一半导体层21中。此外，n+型埋层28b通常被形成在阱22a与公共衬底21之间。另外，n+型接触区28a可以被形成在埋层28b之上并且与该埋层28b相接触。ρ型基极区23可以被形成。在接触区28a之上并且与该接触区28a接触的n+型漏极区24和被嵌入基极区23中的n+型源极区26可以被形成。最终得到的半导体结构100包括双极晶体管111并且在图7中被图示。然而，这仅仅是例子。可替换地或附加地，二极管、电阻器或整个双极电路可以被形成在第一半导体本体20中。通常，不同的半导体区23至26、28a和28b通过注入和随后的热推进(thermal drive-1n)工艺被形成。根据实施例,推进工艺稍后在外延层在第一半导体本体20上形成期间被执行。参照图8，三个宽带隙半导体层31、32、33通过外延淀积被形成在〈111〉表面103上。在该示例性实施例中，与〈111〉表面103相接触的基本上非掺杂的缓冲层31通过GaN的外延淀积或者通过使用分级缓冲技`术或像AlN/GaN/AlN/GaN的堆叠这样的超晶格结构被形成，其中所述分级缓冲技术用于形成Al (X) Ga (1-x) N的数个层，其中X的范围是在O到I之间。此后，另一基本上非掺杂的GaN层32通过外延淀积被形成在缓冲层31上。通过η型AlGaN层33在GaN层32上的外延淀积，异质结104被形成在〈111〉表面103之上。可替换地，AlN或InxAlyGa(1_x_y)N可以被外延淀积在GaN层32上，以形成异质结104，其中x和I以及x+y的范围在O到I之间。为了在硅上外延淀积期望的高度的GaN/AlGaN，以形成HEMT，第一半导体本体20可以在约一到两个小时内被暴露于为约1000°C至约1200°C的温度。因此,第一半导体本体20中的被注入的掺杂物的推进工艺可以至少部分地在淀积GaN/AlGaN层31至33期间被执行。如将在下面被更详细地示出的那样，这允许起到阱的作用的双极部件在第一半导体体20中的形成。另外,在这些温度荷载处,掺杂物从第一半导体本体20到GaN层31、32中的向外扩散是可忽视的。此后，延伸跨越异质结104的n+型源极区34和n+型漏极区36可以通过在约5分钟到约6个小时内使用为约1000°C至1200°C的温度的注入和推进而被形成。此外，HEMT结构121的横向绝缘部9被形成。形成横向绝缘部9通常包括刻蚀浅沟槽和二氧化硅的淀积或Ar损伤注入。在进一步分别将SiN (氮化硅)层41淀积在AlGaN层32和第二半导体本体30的上表面101上之后，最终得到的半导体结构100在图9中被图示，其中所述第二半导体本体30由半导体层31至33形成。此后，如在图10中所图示的那样，SiN层41被结构化，以为了随后刻蚀穿过外延的半导体宽带隙层31、32、33的深的垂直沟槽Ila而形成掩膜，以使接触区中的第一半导体本体20暴露。参照图11，例如通过淀积被掺杂的多晶硅和背面刻蚀该多晶硅，贯穿接触部(through contact) 11被形成在深的垂直沟槽Ila中。可替换地或另外地,被淀积的多晶硅可以在CMP (化学机械抛光)工艺中通过使用SiN层41作为CMP阻挡部(CMP-stop)而从SiN层41中被去除。诸如钨之类的金属而不是多晶硅可被用来形成贯穿接触部11。此后，HEMT结构121的绝缘栅电极15可以被形成。通过使AlGaN层32在源极区34与漏极区26之间凹进并且形成栅极电介质8和在栅极电介质8上形成栅电极15，这可以被实现。在进一步在上表面101上淀积绝缘层42之后，最终得到的半导体结构在图12中被图示。绝缘层42可以被形成为氧化层，例如被形成为TEOS层(正硅酸乙酯层)、USG层(无掺杂的硅酸盐玻璃层)，或者被形成为被掺杂的氧化层、例如PSG层(磷硅酸盐玻璃)、BPSG层(硼磷硅玻璃)或BSG层(硼硅酸盐玻璃)。TEOS层可以被形成为热TEOS或等离子体增强的TEOS (PETEOS) ο在将其它的沟槽刻蚀穿过氧化层42和用金属插塞12、12a、12b填充所述其它的沟槽之后，如在图1中所图示的集成半导体器件100被获得。关于图7至图12和图1被解释的生产半导体器件100的方法也可以被描述为提供具有限定垂直方向的第一表面103 (即〈111〉表面)的〈111〉硅片20，在〈111〉硅片20中形成电阻器和双极半导体结构111中的至少一个；通过外延淀积在〈111〉硅片20上形成至少两个宽带隙半导体层31、32、33 ;以及在至少两个宽带隙半导体层31、32、33中形成HEMT结构121。图13和图14图示了沿着多行图1的半导体器件的掺杂分布图。曲线a、b和c对应于砷、磷和硼的浓度，并且通过针对如在上面关于图7至图12所解释的制造工艺的模拟已被获得。针对在图13A和13B中所图示的曲线，砷和硼已被注入磷掺杂的(η型)硅中。最终得到的浓度分布图a、b、c通过分别使用在1100°C和1200°C下的两个小时的退火(如针对GaN/AlGaN工艺所使用的那样)已被获得。针对在图14A和14B中所图示的曲线，首先，砷被注入，并且在1100°C下被退火两个小时，用于形成发射极区26。这被继之以硼的注入，用于形成基极区23。通过再次使用对应于GaN/AlGaN工艺的1100°C (图14A)和1200°C (图14B)的两个小时的退火，最终得到的最后的浓度分布图a、b、c被获得。特别地，在图14B中所图示的最终得到的浓度分布图良好地适合于双极晶体管。图15至18图示了在根据其它的实施例的方法的方法步骤期间的穿过半导体器件200的垂直横截面。图15至18示出了在特定的方法步骤期间或在特定的方法步骤之后的穿过半导体器件200的垂直横截面。在第一工艺中，具有限定垂直方向％的〈111〉表面103和背面102的半导体本体20 (通常是Si片或Si衬底20)被提供，所述背面102与〈111〉表面103相对。通常，半导体本体20包括延伸到背面102的第一半导体层21 (ρ型)或公共衬底21和延伸到〈111〉表面103的第二半导体层22 (η型)。第一和第二半导体层21、22形成pn结。此外，η型埋层28b通常位于第一与第二半导体层21、22之间并且跨越pn结。此后，第二半导体本体30通过使用外延淀积被形成在第一半导体本体20上。通常，基本上非掺杂的GaN被外延淀积在〈111〉表面103上，以形成缓冲层31。如在上面所解释的那样，〈111〉硅上的GaN的外延生长可以在为约1000°C至约1200°C的温度下被执行。其它的基本上非掺杂的GaN层32被外延淀积在缓冲层31上。在基本上非掺杂的GaN层32上，无掺杂的或轻微η掺杂的AlGaN层33被外延淀积，以在宽带隙半导体层32、33之间形成异质结104。此后，HEMT结构121的η.型源极区34和η.型漏极区36以及横向绝缘部9和SiN层41类似于在上面关于图9所解释的那样被形成。最终得到的半导体结构200在图16中被图示。此后，宽带隙半导体层31、32、33通常通过刻蚀从第一半导体本体20被部分地去除，以使〈111〉表面103的部分暴露。此后，电子部件111 (例如如在图17中所图示的双极晶体管)被形成在被暴露的〈111〉表面103以下的第一半导体本体20中。最终得到的半导体结构200在图17中被图示。可替换地或另外地，电阻器、二极管、场效应结构或完整的CMOS电路可以被形成在第一半导体本体20中。此后，HEMT结构121的绝缘栅电极15可以被形成。这可以包括使AlGaN层32在源极区34与漏极区26之间凹进,形成栅极电介质8和在栅极电介质8上形成栅电极15。在进一步在〈111〉表面103的被暴露的部分和HEMT结构121上形成基本上平坦的绝缘层42之后，最终得到的半导体结构在图18中被图示。绝缘层42可以被形成为氧化层(例如被形成为TEOS层、USG层)或被惨杂的氧化层。为了电接触第一半导体本体20中的电子部件111和HEMT结构121，金属插塞12、12a、12b被形成穿过绝缘层41、42。通常，金属插塞12、12a、12b的形成包括刻蚀穿过绝缘层41、42的垂直沟槽、淀积金属或被掺杂的多晶硅以及背面刻蚀和/或停止在上绝缘层42处的CMP工艺。最终得到的半导体结构在图5中被图示。栅极电极15通常经由不同的垂直横截面中的其它的金属插塞被连接。用于生产关于图15至18和图5所解释的半导体器件200的方法也可以被描述为:提供具有限定垂直方向的第一表面103的〈111〉硅片20 ;通过外延淀积而在〈111〉硅片20上形成至少两个宽带隙半导体层31、32、33，以在第一表面103之上形成异质结104 ;部分地去除至少两个宽带隙半导体层(31、32、33)，以使第一表面103的部分暴露；以及在第一表面103之上形成HEMT结构121和在异质结以下形成至少一个电子部件111。通常，在形成诸如双极晶体管的基极区23、发射极区26和集电极区24之类的电子部件111的有源区之前，至少HEMT结构121的源极区34和漏极区36被形成。如这里所解释的用于生产半导体器件的方法有如下共同之处:GaN/AlGaN HEMT结构被形成在〈111〉硅半导体衬底(通常是〈111〉晶片)上，在所述〈111〉硅半导体衬底中，硅部件通过使用标准的Si工艺被形成。由于使用〈111〉硅半导体衬底，GaN的直接外延淀积在硅上被促进。因此，在不同的半导体材料之间，没有其它的氧化层被要求。因而，制造工艺可以被简化。此外，当在垂直方向上来看时，这些硅部件和HEMT结构可以至少部分地重叠。因此，晶片面积和因而成本可以被减少。虽然本发明的各种示例性实施例已经被公开，但是对于本领域技术人员将是明显的是，可以进行各种改变和修改，所述各种改变和修改将实现本发明的优点中的一些，而不离开本发明的精神和范围。对于本领域技术人员将是显然的是，执行相同功能的其它部件可以适当地被替换。应该提到的是，即使在这还没有明确地被提到的那些情况下，参照特定的图被解释的特征也可以与其它图的特征相组合。诸如“在…下”、“在…以下”、“下面的”、“在…之上”、“上面的”等等之类的在空间上
相对的术语为了描述的简单被用来解释一个元件相对于第二元件的定位。除了不同于在图中所描绘的那些定向之外，这些术语意图包涵器件的不同定向。此外，诸如“第一”、“第二”等等之类的术语也被用来描述各种元件、区、截面等，并且也不意图是限制性的。遍及本说明书，同样的术语指的是同样的元件。如在这里所使用的那样，术语“具有”、“包含”、“包括”、“包括了”等等是开放式的术语，所述开放式的术语指示所陈述的要素或特征的存在，而并不排除附加的要素或特征。冠词“一”、“一个”和“该 ”意图包括复数以及单数，除非上下文清楚地另有指示。考虑到上面的变型和应用的范围，应该理解的是，本发明并不通过前面的描述来限制，也不通过附图来限制。本发明而是仅仅通过下面的权利要求及其合法等同物来限制。
权利要求
1.一种生产半导体器件的方法，其包括: -提供具有限定垂直方向的〈111〉表面的娃衬底； -在硅衬底中形成至少一个电子部件； -在硅衬底上形成至少两个外延半导体层，以在〈111〉表面之上形成异质结；以及 -在〈111〉表面之上形成HEMT结构。
2.根据权利要求1所述的方法，其中，至少一个电子部件被选自包括双极部件、FET部件和电阻器的组。
3.根据权利要求1所述的方法，其中，形成至少两个外延半导体层包括下面中的至少一个: -外延淀积GaN，以形成与〈111〉表面接触的缓冲层； -外延淀积AlxGa(1_x)N层，以在〈111〉表面上形成缓冲层； -外延淀积超晶格结构，以在〈111〉表面上形成缓冲层； -在缓冲层上外延淀积GaN层； -在GaN层上外延淀积AlN层；以及 -在GaN层上外延淀积InxAlyGa(1_x_y)N。
4.根据权利要求1所述的方法，其中，HEMT结构被形成，使得HEMT结构在垂直方向上与第一电子部件至少部分地重叠。
5.根据权利要求1所述的方法，进一步包括在形成至少一个电子部件之前，部分地去除至少两个外延半导体层，以使硅衬底的部分暴露。
6.根据权利要求1所述的方法，其中，至少一个电子部件在形成异质结之后至少部分地被形成。
7.根据权利要求1所述的方法，其中，至少一个电子部件被形成为FET结构。
8.根据权利要求1所述的方法，其中，在形成异质结之前，至少一个电子部件被形成为双极部件和/或电阻器。
9.根据权利要求1所述的方法，进一步包括: 形成穿过至少两个外延半导体层的沟槽；以及 在沟槽中形成贯穿接触部，以电接触至少一个电子部件。
10.一种生产半导体器件的方法，其包括: -提供具有限定垂直方向的第一表面的〈111〉娃片； -在〈111〉硅片中形成电阻器和双极半导体结构中的至少一个； -通过外延淀积在〈111〉硅片上形成至少两个宽带隙半导体层；以及 -在至少两个宽带隙半导体层中形成HEMT结构。
11.根据权利要求10所述的方法，其中，形成至少两个宽带隙半导体层包括下面中的至少一个: -外延淀积基本上非掺杂的GaN、AlxGa(1_x)N层和超晶格结构中的至少一个，以形成与〈111〉表面接触的缓冲层； -在缓冲层上外延淀积GaN ； -在被淀积的GaN上外延淀积AlN ；以及 -在被淀积的GaN上外延淀积InxAlyGa(1_x_y)N。
12.根据权利要求10所述的方法，进一步包括: 形成穿过至少两个宽带隙半导体层的沟槽；以及 在沟槽中形成贯穿接触部，以电接触双极半导体结构和/或电阻器。
13.—种生产半导体器件的方法，其包括: -提供具有限定垂直方向的第一表面的〈111〉娃片； -通过外延淀积在〈111〉硅片上形成至少两个宽带隙半导体层，以在第一表面之上形成异质结； -在第一表面之上形成HEMT结构； -部分地去除至少两个宽带隙半导体层，以使第一表面的部分暴露；以及 -在异质结以下形成至少一个电子部件。
14.根据权利要求13所述的方法，其中，形成至少两个宽带隙半导体层包括下面中的至少一个: -非掺杂的GaN在第一表面处的外延生长，以形成缓冲层； -GaN在缓冲层上的外延生长；以及 -AlN和InxAlyGa(1_x_y)N中的至少一个的外延生长。
15.根据权利要求 13所述的方法，其中，至少一个电子部件被选自包括双极部件、FET部件和电阻器的组。
16.—种半导体器件,其包括: -第一半导体本体，所述第一半导体本体包括至少一个电子部件，并且由具有限定垂直方向的〈111〉表面的单晶硅衬底来形成；以及 -第二半导体本体，所述第二半导体本体被布置在〈111〉表面上并且与所述〈111〉表面接触，并且包括HEMT结构，所述HEMT结构包括异质结和被布置在所述异质结之上的栅电极，并且 其中，至少一个电子部件被完全布置在所述异质结以下。
17.根据权利要求16所述的半导体器件，其中，至少一个电子部件是双极半导体结构或电阻器，并且其中，HEMT结构在垂直方向上与至少一个电子部件至少部分地重叠。
18.根据权利要求17所述的半导体器件，其中，双极半导体结构包括双极晶体管和双极二极管中的至少一个。
19.根据权利要求17所述的半导体器件，其中，双极半导体结构被布置在第一半导体本体的由穿过第二半导体本体被连接的半导体区所环绕的阱中。
20.根据权利要求16所述的半导体器件，进一步包括延伸穿过第二半导体本体并且电接触至少一个电子部件的贯穿接触部。
21.根据权利要求16所述的半导体器件，其中，第二半导体本体包括宽带隙半导体材料。
22.根据权利要求16所述的半导体器件，其中，第二半导体本体包括GaN层、AlN层和InxAlyGa(1_x_y)N 层中的至少一个。
23.根据权利要求16所述的半导体器件，进一步包括第一半导体体与第二半导体体之间的其它的异质结。
24.根据权利要求16所述的半导体器件，其中，HEMT结构包括源极区、漏极区和沟道区，所述沟道区在源极区与漏极区之间的异质结处延伸。
25.根据权利要求16所述的半导体器件，其中，针对HEMT结构，至少一个电子部件形成温度传感器、驱 动器电路、测量电路或静电放电保护电路中的至少部分。
全文摘要
本发明涉及集成异质结半导体器件和用于生产该半导体器件的方法。一种生产半导体部件的方法被提供。该方法包括提供具有限定垂直方向的<111>表面的硅衬底，在硅衬底中形成至少一个电子部件，在硅衬底上形成至少两个外延半导体层，以在<111>表面之上形成异质结，以及在<111>表面之上形成HEMT结构。
文档编号H01L21/335GK103187442SQ20121058215
公开日2013年7月3日 申请日期2012年12月28日 优先权日2011年12月28日
发明者G.迪波尔德, G.普雷希特尔 申请人:英飞凌科技奥地利有限公司