专利名称：半鳍式fet半导体器件的制作方法
技术领域：
半鳍式FET半导体器件技术领域[0001]本实用新型大体上涉及半导体领域。更具体地，本实用新型涉及半导体晶体管制造领域。
背景技术：
[0002]互补式金属氧化物半导体(CMOS)技术由于具有诸多优势而在半导体行业得到广泛应用。例如，与CMOS器件相关的高密度、低能耗以及相对的噪声抗扰性使其适于在集成电路(IC)中实现，例如，为现代电子系统提供控制逻辑。然而，标准的CMOS晶体管通常是低电压器件。结果，例如，诸如电力开关和电压调节的电力应用通常由金属氧化物半导体场效应晶体管(MOSFET)的高功率转换而进行，该MOSFET诸如是通常在IC晶圆上与CMOS逻辑器件并排形成的横向扩散金属氧化物半导体(LDMOS )器件。[0003]不足为奇的是，LDMOS器件性能的一个重要量度标准是其击穿电压，优选地，击穿电压应该较高。LDMOS性能的另一个重要量度标准是其导通电阻或Rdson，优选地，导通电阻应该较低。由于器件尺寸在连续不断地缩小，所谓的短沟道效应(诸如沟道漏电)即使在晶体管名义上断开时也会产生不期望的功率损耗。为了试图降低或基本上消除标准CMOS 晶体管中的断态漏电，CMOS制造越来越倾向于鳍式场效应晶体管(FinFET)架构，部分原因是使用FinFET设计可以实现改进的沟道损耗。然而，采用FinFET结构使得实现具有期望的低Rdson的LDMOS变得更有挑战性。[0004]用于降低传统LDMOS器件中Rdson的对策可以包括控制晶体管栅极和各种漏极侧要素的接近度。例如，可以通过将栅极与高掺杂漏极区之间形成的浅沟槽隔离(STI)结构的宽度缩小或通过增大栅极在环绕STI结构的漏极扩展阱上的重叠部分来降低传统LDMOS 器件的Rdson。然而，这些用于有利地降低Rdson的LDMOS器件的传统改变可能同时且不期望地导致LDMOS器件的击穿电压降低。[0005]因此，有必要提供一种适应新兴CMOS工艺流程、能够提供被配置为同时展现低 Rdson和对电压击穿具有鲁棒阻抗(robust resistance)的功率MOSFET的方案来克服现有技术的缺点和不足。实用新型内容[0006]基本上如至少一个附图中所示的和/或结合至少一个附图描述的，本申请涉及半鳍式FET (半-FinFET)半导体器件，正如在权利要求书中更完整阐述的。[0007](I) 一种半鳍式FET半导体器件，包括[0008]栅极结构，形成于半导体主体上方；[0009]所述半导体主体包括由延伸超过所述栅极结构的第一侧的多个鳍构成的源极区；[0010]所述半导体主体还包括与所述栅极结构的与所述多个鳍相对的第二侧相邻的连续漏极区；[0011]其中，所述连续漏极区使得所述半鳍式FET半导体器件具有降低的导通电阻。[0012](2)根据(I)的半鳍式FET半导体器件，还包括位于所述栅极结构下方并与所述多个鳍相连的沟道区。[0013](3)根据(I)所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件是 η沟道金属氧化物半导体(NMOS)器件。[0014](4)根据(I)所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件是 P沟道金属氧化物半导体(PMOS)器件。[0015](5)根据(I)所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件是横向扩散金属氧化物半导体(LDMOS )器件。[0016](6)根据(I)所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件还包括形成于所述连续漏极区和所述栅极结构之间的隔离体。[0017](7)根据(I)所述的半鳍式FET半导体器件，其中，所述多个鳍为硅鳍。[0018](8)根据(I)所述的半鳍式FET半导体器件，其中，所述栅极结构包括栅极和置于所述栅极与所述半导体主体之间的栅极介质。[0019](9)根据(I)所述的半鳍式FET半导体器件，其中，所述栅极结构包括多晶硅栅极以及置于所述多晶硅栅极和所述半导体主体之间的选自氧化硅和氮化硅之一的栅极介质。[0020](10)根据(I)所述的半鳍式FET半导体器件，其中，所述栅极结构包括金属栅极和置于所述金属栅极与所述半导体主体之间的高K栅极介质。
[0021]图I示出了根据本实用新型一个实施方式的被实现为横向扩散金属氧化物半导体(LDMOS)器件的半鳍式FET半导体器件的俯视图。[0022]图2示出了根据本实用新型一个实施方式的用于制造具有半鳍式FET结构的半导体器件的方法流程图。[0023]图3Α提供了根据本实用新型一个实施方式的处于早期制造阶段的半鳍式FET半导体器件的沿着图I中透视线3ΑΒ - 3ΑΒ的横截面图。[0024]图3Β提供了根据本实用新型一个实施方式的处于早期制造阶段的半鳍式FET半导体器件的沿着图I中透视线3ΑΒ - 3ΑΒ的横截面图。[0025]图3C提供了根据本实用新型一个实施方式的处于中间制造阶段的半鳍式FET半导体器件的沿着图I中透视线3C - 3C的横截面图。[0026]图3D提供了根据本实用新型一个实施方式的处于中间制造阶段的半鳍式FET半导体器件的沿着图I中透视线3D - 3D的横截面图。[0027]图3Ε提供了根据本实用新型一个实施方式的半鳍式FET半导体器件的沿着图I 中透视线3Ε-3Ε的横截面图。[0028]图3F提供了根据本实用新型一个实施方式的对应于图3Ε所示器件的半鳍式FET 半导体器件的沿着图I中透视线3F - 3F的横截面图。[0029]图3G提供了根据本实用新型一个实施方式的对应于图3Ε所示器件的半鳍式FET 半导体器件的沿着图I中透视线3G - 3G的横截面图。[0030]图4提供了根据本实用新型另一个实施方式的半鳍式FET半导体器件的沿着图I中透视线4-4的横截面图。
具体实施方式
[0031]本实用新型涉及半鳍式FET半导体器件。尽管参考具体实施方式
对本实用新型进行了说明，本文所附权利要求限定的本实用新型原理明显地不只适用于本文所述的本实用新型的具体实施方式
。此外，在本实用新型的说明中，省略了某些细节以使本实用新型的方面简单明了。本领域普通技术人员应了解略去的细节。[0032]本申请中的附图和附随的详细说明仅用于本实用新型的示意性实施方式。为保持简洁，本实用新型的使用本实用新型原理的其他实施方式未在本申请中具体说明并且也未由附图详细地示出。应当理解，除非另有说明，图中相同的或对应的元件可由相同的或对应的参考数字表示。此外，本申请中的附图和示例一般未按比例绘制，并且不旨在对应于实际的相关尺寸。[0033]图I示出了根据本实用新型一个实施方式的被实现为横向扩散金属氧化物半导体(LDMOS)器件的半鳍式FET半导体器件100的俯视图，其能够克服传统术的缺点和不足。如图I所示，以η沟道金属氧化物半导体(NMOS)器件为代表的半鳍式FET半导体器件 100可以形成于半导体主体102 (例如，其可能包含硅)中。半鳍式FET半导体器件100包括栅极结构142，包括形成于半导体主体102内沟道区150上方的栅极144 ;源极区122， 包括由隔离区124隔开并以此为界的多个源极鳍122a、122b和122c (下文简称“源极鳍 122a- 122c”);以及连续漏极区112。根据本实施方式，源极鳍122a - 122c延伸超过栅极结构142的一侧147，而连续漏极区112设置在邻近栅极结构142的与源极鳍122a - 122c相对的一侧148。从图I中可以看出，连续漏极区112由漏极扩展阱108而与栅极结构142的一侧148隔开，该区域还被示为连续区域(例如，不是由鳍构成的区域)并在栅极结构142下方延伸。另外，图I示出了栅极结构142下方的P型主体讲区(P type body well region) 106。[0034]图I还示出半鳍式FET半导体器件100的平面拓扑部IOI，描绘了连续漏极区112、 漏极扩展阱108、以及沟道区150的一部分；并且图I还示出了半鳍式FET半导体器件100 的FinFET拓扑区103，描绘了源极区122以及与源极鳍122a - 122c相连的沟道区150的另一部分。应注意的是，示出了栅极结构142清晰的轮廓，而示出的栅极144作为栅极结构142的顶面以表现沟道区150的双平面/FinFET性质。换句话说，图I所示的是沟道区 150毗邻漏极扩展阱108的那部分被实现为连续(例如，平面)沟道区，而沟道区的与源极鳍 122a - 122c相连的那部分是通过使用设置在栅极结构142下方的沟道鳍实现的，每个沟道鳍包括与相应的一个源极鳍122a - 122c相连的P型主体阱区106。[0035]通过利用其中的源极区122、设置在栅极结构142下方并与源极鳍122a - 122c相连的沟道区150采用FinFET拓扑结构103，同时通过使用传统的平面晶体管拓扑101实现的连续漏极区112、漏极扩展阱108以及沟道区150的毗邻漏极扩展阱108的那部分的这种半鳍式FET器件拓扑，与通过使用更传统的FinFET结构实现的LDMOS器件相比，本实用新型的实施方式被配置为具有降低的导通电阻(Rdson)。也就是说，本实用新型的实施方式被配置为有利地实现了对于LDMOS器件所期望的低Rdson并提供了 LDMOS器件所需的高电压击穿阻抗，同时又能实现FinFET器件相关的性能优势，诸如降低断态沟道漏电。5[0036]半鳍式FET半导体器件100可适用于，例如，移动通信设备内实现的功率放大器 (PA)或电力管理电路。另外，因为半鳍式FET半导体器件100可以使用当前包含在和/或预期的新兴互补式金属氧化物半导体(CMOS)铸造工艺流程中的处理步骤来进行制造，半鳍式FET半导体器件100可有利地与标准CMOS器件一起制造，并可以统一地与(例如)在含有半导体主体102的半导体晶片或晶圆上制造的集成电路(IC)内的CMOS逻辑集成。例如， 半鳍式FET半导体器件100可以通过使用22nm技术节点和其他技术节点的FinFET制造工艺进行制造。实际上，本实用新型原理可以随着22nm节点以下的制造技术的额外发展而调雜iF. O[0037]应注意的是，图I中所表示的具体特征作为本实用新型原理的示例性实施方式而提供并与该特征一起示出以帮助清楚理解其概念。由于强调清楚理解概念，应了解的是，图 I所示结构和特征以及图3A、图3B、图3C、图3D、图3E、图3F、图3G和图4所示结构和特征可能不是按比例绘制。此外，应注意的是，诸如以半鳍式FET半导体器件100为代表的半导体器件类型、其总体布局的具体细节以及其特征形成的具体尺寸只是作为实例，并不应作为限制。[0038]例如，尽管图I中所示实施方式的特征在于半鳍式FET半导体器件100为NMOS器件，更一般地，根据本实用新型原理的半鳍式FET半导体器件100可以包括NMOS或PMOS器件。此外，例如，在某些实施方式中，此处所公开的原理可用于制造一个或多个基本上截然不同的器件类型，诸如BiCMOS器件。[0039]半鳍式FET半导体器件100还将在下文中结合图2、3A、3B、3C、3D、3E、3F和3G进一步进行说明，而半鳍式FET半导体器件100的可替换实施方式在图4中示出。参考图2，图 2示出了体现根据本申请一个实施方式的用于制造具有半鳍式FET结构的半导体器件的方法的流程图200。流程图200中的对于本领域普通技术人员明显可知的特定细节和特征已经省略。例如，一个步骤可以包括一个或多个子步骤或可能涉及本领域公知的专用设备或材料。尽管流程图200中所示的步骤210至240足以说明本申请的一个实施方式，但本申请的其他实施方式可应用不同于流程图200所示的步骤，并可以包括更多或更少的步骤。[0040]现在参考图3A，图3A中的结构300提供了根据本实用新型一个实施方式的处于早期制造阶段的半鳍式FET半导体器件100的沿着图I中的透视线3AB - 3AB的横截面图。 在图3A中，结构300示出了包括衬底304的半导体主体302，例如，衬底可能是第IV族半导体衬底(诸如含有硅或锗的P型衬底)。含有衬底304的半导体主体302对应于图I中的半导体主体102。应注意的是，在图3A中，结构300示出了在执行图2所示流程图200中的步骤210之前的图I中半导体主体102沿着透视线3AB - 3AB的一部分。[0041]参考图3B、3C、3D、3E、3F 和 3G，结构 310、320、330、340E、340F 和 340G 分别示出了从透视线3AB - 3AB、3C - 3C、3D - 3D、3E - 3E、3F - 3F和3G - 3G观察到的对半导体主体102 执行图2的流程图200的步骤210、220、230和240的结果。例如，结构310示出了执行步骤 210后的结构300，结构320示出了执行步骤220后沿着透视线3C - 3C的半导体主体102等等。应注意的是，图3E、3F和3G示出了执行步骤340后的沿着图I中透视线3E - 3E、3F - 3F 和3G-3G从三个不同的有利点的结构(例如，对应于图I所示半鳍式FET半导体器件100 的结构)，并且这些结构在各个图3E、3F和3G中相应地标记为结构340E、340F和340G。[0042]参考图2中的步骤210，另外再参考图3B所示结构310，流程图200的步骤210包括在半导体主体302中指定源极区和漏极区。如图3B所示，步骤210对应于指定区域322 以形成半鳍式FET半导体器件的源极区，指定区域312以形成半鳍式FET半导体器件的漏极区。[0043]继续至图2中的步骤220并参考图3C中的结构320，流程图200的步骤220包括蚀刻源极区以形成源极鳍322a、322b和322c (下文简称“源极鳍322a - 322c”)。图3C呈现了形成隔离区124和注入源极区122之前对应于图I中的透视线3C-3C的半鳍式FET结构320的横截面图。这样，源极鳍322a - 322c可以视为分别对应于处于制造中期的源极鳍 122a- 122c。源极鳍322a - 322c可以通过使用本领域已知的，例如，等离子蚀刻或其他干法蚀刻工艺形成在半导体主体302中，并可以包括硅鳍。[0044]继续图2中的步骤230并参考图3D中的结构330，流程图200中的步骤230包括在蚀刻图3C所示的源极鳍322a - 322c期间对漏极区进行掩膜以设置连续的漏极区。图3D 呈现了注入P型主体阱106、N型漏极扩展阱108和连续漏极区112之前的对应于图I所示透视线3D - 3D的半鳍式FET结构330的横截面图。如图3D所示，步骤230可以通过在衬底304内指定的漏极区312上方形成掩膜332而执行。掩膜332可以采用，例如，包括含有 (例如)苯乙烯、丙烯酸盐或异丁烯酸盐单体的聚合物基质的光刻胶层形式。掩膜332可以通过本领域已知的任意适当的沉积工艺形成。再参考图1，在执行步骤220期间存在于漏极区312上方的掩膜332使得尽管蚀刻处理形成了源极鳍122a - 122c但漏极区312被设置为连续漏极区112，从而形成半鳍式FET半导体器件100的半鳍式FET结构。[0045]应强调的是，尽管为了帮助理解概念在此处将步骤220和230作为不同的步骤进行说明，实际上，步骤230中所应用的掩膜工艺被设想为与用于实现图3C所示的源极鳍 322a - 322c形成的掩膜工艺相同。因此，本发明人设想流程图200中的步骤220和230可以基本上同时进行。[0046]现在继续至图2中的步骤240并参考图3E所示的结构340E，流程图200中的步骤240包括注入主体阱306和漏极扩展阱308、在连续漏极区312与含有源极鳍322b的源极区之间形成包括栅极344和栅极介质346的栅极结构342、以及注入连续漏极区312和包括源极鳍322b的源极区。图3E呈现了对应于图I所示透视线3E - 3E的半鳍式FET结构340E的横截面图。在图3E中，结构340E示出了包括衬底304的半导体主体302，形成于衬底304内或其上方的P型主体阱306，以及形成于衬底304内或其上方的N型漏极扩展阱308。在某些实施方式中，P型主体阱306和N型漏极扩展阱308可能形成于在衬底304 上形成的诸如硅或锗外延层的外延半导体层内。可替换地，在某些实施方式中，P型主体阱 306和N型漏极扩展阱308可以在衬底304内形成。图3E还示出了含有栅极344和设置在栅极344和沟道区350之间的栅极介质346的栅极结构342。P型主体阱306、N型漏极扩展阱308、沟道区350、栅极结构342和栅极344分别对应于图I中的P型主体阱106、N型漏极扩展阱108、沟道区150、栅极结构142和栅极144。[0047]如上所述，从图I和图3E所示的描述可以理解的是，沟道区350可以包括形成于 P型主体阱306内与各个源极鳍122a-122c相连并延伸穿过栅极结构142/342或在栅极结构142/342下方延伸以连接漏极扩展阱308的多个鳍区域，如图3E所示，沟道区还可以在栅极结构342下方延伸。此外，图I所示栅极结构142可实现为与源极鳍122a - 122c相连的沟道鳍具有多个平界面的多栅结构，诸如所谓的“三栅”。[0048]这种实施方式在图3F中更清楚地显示，图中示出了根据本实用新型一个实施方式沿着图I所示透视线3F - 3F的结构340F的横截面图。参考图3F并结合图I可以理解， 结构340F对应于位于栅极结构142下方并运用FinFET拓扑103实现的沟道区150的一部分。图3F示出了含有由对应于图I所示隔离区124的隔离区324隔开并以此为界的P型主体阱鳍306a、306b和306c的多个沟道鳍(下文简称“沟道鳍306a - 306c”)。此外，如图 3F所示，含有栅极344和栅极介质346的栅极结构342可以共形地沉积在沟道鳍306a_306c 上方以形成上述的多栅型拓扑。[0049]形成对比地，图3G描绘了沿着图I所示透视线3G - 3G并对应于位于栅极结构142 下方以及运用平面拓扑101实现的沟道区150的一部分的结构340G的横截面图。图3G示出了形成于衬底304内或其上方并对应于与图I所示漏极扩展阱108毗邻的沟道区150的一部分的连续N型漏极扩展阱308。如图3G进一步所示，结构340G包括含有形成于漏极扩展阱308上方的栅极344和栅极介质346的横向平面栅极结构342。[0050]例如，栅极344可以包括多晶硅并且可以形成于诸如氧化硅(Si02)或氮化硅 (Si3N4)的适当栅极介质346上方。可替换地，栅极344可以包括栅极金属并且栅极介质346 可以通过使用适当的已知CMOS制作步骤而被实现为诸如二氧化铪(Hf02)、氧化锆(ZrO2) 等的高K介质。例如，在结构340对应于η沟道器件的实施方式中，栅极344可由适用于 NMOS器件的任意栅极金属形成，诸如钽(Ta)、氮化钽(TaN)或氮化钛(TiN)。此外，在采用结构340以便对应于P沟道器件的实施方式中，栅极344可由适用于PMOS器件的任意栅极金属形成，诸如钥(Mo )、钌(Ru )或碳化氮钽(TaCN)。[0051]参考图4，图4示出了从对应于图I所示透视线4-4的有利位置的根据本实用新型另一实施方式的半鳍式FET半导体器件400的横截面图。在图4中，半鳍式FET半导体器件400所包括的含有衬底404、P型阱区406、N型漏极扩展阱408、源极鳍422b、连续漏极区412以及沟道区450的半导体主体402对应于图3E所示的含有衬底304、P型阱区306、 N型漏极扩展阱308、源极鳍322b、连续漏极区312以及沟道区350的半导体主体302。另外，图4示出了形成于半导体主体402上方并设置在沟道区450上方的栅极结构442。栅极结构442包括栅极444和栅极介质446，并对应于图3E中的包括栅极344和栅极介质346 的栅极结构342。[0052]图4还示出了前述附图中没有类似描述的隔离体414。隔离体414形成于连续漏极区412和栅极结构442之间。隔离体414可以包括浅沟槽隔离(STI)结构，诸如由SiO2 形成的STI结构，并可以根据已知的CMOS制作工艺步骤形成。根据图4所示实施方式，隔离体414可用于向半鳍式FET结构400提供额外的电压击穿阻抗。此外，同图I所示半鳍式 FET半导体器件100，与使用更传统的FinFET结构所实现的LDMOS器件相比，图4所示实施方式被配置为具有降低的导通电阻(Rdson)。也就是说，图4所示实施方式能够实现LDMOS 器件所期望的低Rdson，并且通过隔离体414提供改进的高电压击穿阻抗并同时实现相关 FinFET设计的性能优势。[0053]因此，通过采用半鳍式FET拓扑结构来实现半导体器件，本实用新型实施方式能够有利地实现相关FinFET设计的性能提升，诸如降低断态漏电。另外，通过在实现为LDMOS 器件的半鳍式FET半导体器件的漏极侧保持平面晶体拓扑，本实用新型实施方式提供鲁棒电压阻抗以及降低的Rdson。此外，通过将半鳍式FET半导体器件的制造与现有的CMOS工艺流程相协调，本申请公开的不只是与22nm技术节点和其他技术节点的CMOS制作工艺相兼容的器件，并且也是能在基本上不增加制造常规CMOS晶体管所需的工艺步骤之外的工艺步骤的情况下即能制成的器件。另外，本文所公开的半鳍式FET器件的实施方式可被设想随着22nm技术节点以下的制造工艺的发展而有利地扩展。[0054]从本实用新型的以上说明，显然在不违背本实用新型的范围情况下可使用各种技术执行本实用新型概念。此外，虽然已参考某些具体实施方式
对本实用新型进行了说明，但本领域技术人员应当理解，在不违背本实用新型的精神和范围的情况下，可对其形式和细节进行修改。因此，说明的实施方式应理解为用于说明而不是限制。应当理解，在不背离本实用新型的范围情况下，本实用新型不限于此处的具体实施方式
，而是可以各种重新布置形式、修改形式、和替换形式。
权利要求1.一种半鳍式FET半导体器件，包括 栅极结构，形成于半导体主体上方； 所述半导体主体包括由延伸超过所述栅极结构的第一侧的多个鳍构成的源极区； 所述半导体主体还包括与所述栅极结构的与所述多个鳍相对的第二侧相邻的连续漏极区； 其中，所述连续漏极区使得所述半鳍式FET半导体器件具有降低的导通电阻。
2.根据权利要求I所述的半鳍式FET半导体器件，还包括位于所述栅极结构下方并与所述多个鳍相连的沟道区。
3.根据权利要求I所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件是η沟道金属氧化物半导体(NMOS)器件。
4.根据权利要求I所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件是P沟道金属氧化物半导体(PMOS)器件。
5.根据权利要求I所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件是横向扩散金属氧化物半导体(LDMOS )器件。
6.根据权利要求I所述的半鳍式FET半导体器件，其中，所述半鳍式FET半导体器件还包括形成于所述连续漏极区和所述栅极结构之间的隔离体。
7.根据权利要求I所述的半鳍式FET半导体器件，其中，所述多个鳍为硅鳍。
8.根据权利要求I所述的半鳍式FET半导体器件，其中，所述栅极结构包括栅极和置于所述栅极与所述半导体主体之间的栅极介质。
9.根据权利要求I所述的半鳍式FET半导体器件，其中，所述栅极结构包括多晶硅栅极以及置于所述多晶硅栅极和所述半导体主体之间的选自氧化硅和氮化硅之一的栅极介质。
10.根据权利要求I所述的半鳍式FET半导体器件，其中，所述栅极结构包括金属栅极和置于所述金属栅极与所述半导体主体之间的高K栅极介质。
专利摘要本实用新型公开了一种半鳍式FET半导体器件。根据一个实施方式，半鳍式FET半导体器件包括形成于半导体主体上方的栅极结构。半导体主体包括由延伸超过栅极结构第一侧的多个鳍构成的源极区以及与和栅极区的与多个鳍相对的第二侧相邻的连续漏极区。连续漏极区使半鳍式FET半导体器件具有降低的导通电阻。制造具有半鳍式FET结构的半导体器件的方法，包括在半导体主体内指定源极和漏极区、蚀刻源极区以产生多个源极鳍，同时在蚀刻期间掩膜漏极区以提供连续漏极区，从而使得半鳍式FET结构具有降低的导通电阻。
文档编号H01L29/06GK202816956SQ20122047209
公开日2013年3月20日 申请日期2012年9月14日 优先权日2011年9月14日
发明者陈向东, 夏维 申请人:美国博通公司