制造半导体器件的方法

制造半导体器件的方法
【专利摘要】本发明公开了一种制造半导体器件的方法，所述半导体器件包括形成有沟槽的半导体衬底。在沟槽中和衬底上形成迁移辅助层。通过从迁移辅助层和半导体衬底迁移材料而在沟槽中形成掩埋层。
【专利说明】制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年7月17日提交的申请号为10-2012-0077779的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体，更具体而言，涉及一种制造半导体的方法，所述半导体具有被包括在垂直沟槽晶体管的沟道区中的掩埋位线。
【背景技术】
[0004]大部分半导体器件包括晶体管。例如，存储器件(诸如DRAM)的存储器单元包括诸如金属氧化物半导体场效应晶体管(MOSFET)的单元晶体管。一般地，MOSFET在半导体衬底中形成源极区/漏极区，并且在源极区和漏极区之间形成平面沟道。这种MOSFET被称作为平面沟道晶体管。
[0005]随着半导体器件的集成度和性能不断地发展，MOSFET的制造技术正接近其物理极限。例如，随着存储器单元的尺寸的减小，MOSFET的尺寸减小。因而，MOSFET的沟道长度也减小。当MOSFET的沟道长度减小时，存储器件的特性可能由于各种问题而退化。例如，数据保持特性可能退化。
[0006]为了克服上述问题，已经提出了垂直沟道晶体管。垂直沟道晶体管具有形成在柱体之上和之下的源极区和漏极区。源极区或漏极区中的任何一个与位线连接。位线具有掩埋在垂直沟道晶体管的下部中的结构。这种位线被称作为掩埋位线。
[0007]掩埋位线通过一侧接触(OSC)工艺形成，其中，在衬底中形成由沟槽隔离的多个本体，形成开口以开放每个本体的一个侧壁，形成位线以填充沟槽的一部分，以及经由开口连接本体和位线。
[0008]然而，随着集成度的提高，相邻的掩埋位线之间的寄生电容(；可能增加。因为掩埋位线与本体接触，所以掩埋位线之间的寄生电容大体对应于本体与掩埋位线之间的电容。因而，由于相邻的掩埋位线之间的距离小，所以寄生电容变得很高。
[0009]因而，当掩埋位线之间的寄生电容增加时，半导体器件可能不能操作。因而，需要通过增加掩埋位线之间的距离来最小化寄生电容。

【发明内容】

[0010]本发明的实施例涉及一种制造能够减小掩埋位线之间的寄生电容的半导体器件的方法。
[0011]根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤:在半导体衬底中形成沟槽；在限定沟槽的衬底的表面之上形成绝缘层；在绝缘层之上形成导电图案，使得导电图案填充沟槽的一部分；去除由导电图案暴露出的绝缘层的一部分，以暴露出限定沟槽的衬底的表面的一部分；沿着去除了绝缘层的一部分的所得结构的整个表面形成迁移辅助层；以及通过从迁移辅助层和半导体衬底迁移材料而在沟槽中形成掩埋层。
[0012]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:在硅衬底中形成沟槽；在限定沟槽的衬底的表面上形成绝缘层；在绝缘层之上形成位线，使得位线部分地填充沟槽的一部分；在位线之上形成第一含硅层；去除由第一含硅层暴露出的绝缘层的一部分，以暴露出限定沟槽的衬底的表面的一部分；沿着去除了绝缘层的一部分的所得结构的整个表面形成第二含硅层；通过从第二含硅层和衬底迁移材料而在沟槽中形成第三含硅层；通过刻蚀第二含硅层和硅衬底而形成掩埋有位线的本体线；以及刻蚀本体线以形成包括垂直沟道晶体管的沟道区的柱体。
【专利附图】

【附图说明】
[0013]图1是根据本发明的实施例的半导体器件的立体图。
[0014]图2A至图21是说明根据本发明的实施例的制造半导体器件的方法的截面图。
[0015]图3和图4是示出根据比较性实施例的在试图进行迁移时的问题的TEM照片。
[0016]图5A和图5B是说明根据本发明的实施例的用于形成半导体衬底的本体线的工艺的截面图。
[0017]图6A至图6D是说明根据本发明的实施例的用于制造半导体衬底的字线的工艺的截面图。
【具体实施方式】
[0018]下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
[0019]附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
[0020]图1是根据本发明的实施例的半导体器件的立体图。
[0021]参见图1，半导体器件包括掩埋位线104、柱体103以及字线105。多个本体102和柱体103形成在半导体衬底101之上，使得每个柱体103形成在多个本体102中的相对应的一个之上。多个本体102的每个具有线形形状，并且被形成为沿着与半导体衬底101的表面平行的方向延伸。多个本体102的每个彼此隔离。每个本体102垂直于半导体衬底101的表面，柱体103可以形成在多个本体102上，并且可以沿着与第一方向垂直的第二方向延伸。例如，多个本体102可以被布置在沿着半导体衬底101的水平轴线的第一方向上，而柱体103可以沿着与第一方向垂直的第二方向被布置在多个本体102中的相对应的本体上。柱体103可以分开地形成并且可以具有矩阵阵列布置。
[0022]半导体衬底101可以包括含硅材料。例如，半导体衬底101可以包括单晶硅衬底。由于多个本体102、柱体103以及半导体衬底101可以包括相同的材料，所以多个本体102和柱体103可以包括含硅材料。例如，多个本体102和柱体103可以包括单晶硅。[0023]每个柱体103具有如下结构，其中可以形成有用于垂直沟道晶体管的源极区/漏极区和沟道区。例如，每个柱体103可以包括源极区、漏极区以及垂直沟道区。源极区或漏极区中的任何一个可以与掩埋位线104中的一个连接。源极区或漏极区中的另一个可以与电容器连接。源极区、垂直沟道区以及漏极区可以沿着与衬底的表面垂直的方向连接。源极区、垂直沟道区以及漏极区可以形成NPN结或PNP结。例如，当源极区和漏极区掺入第一类型的杂质时，垂直沟道区可以掺入与第一类型的杂质不同的第二类型的杂质。例如，当第一类型的杂质是N型杂质时，则第二类型的杂质可以包括P型杂质。另一个方面，当第一类型的杂质是P型杂质时，第二类型的杂质可以包括N型杂质。当垂直沟道晶体管是NM0SFET时，源极区、垂直沟道区以及漏极区可以形成NPN结。
[0024]掩埋位线104形成在本体102上。掩埋位线104可以沿着第一方向延伸。掩埋位线104可以包括金属性材料。掩埋位线104可以包括金属或金属硅化物。因此，掩埋位线104具有低电阻。相邻的掩埋位线104由层间电介质层(未示出)隔离。
[0025]字线105垂直地形成在柱体103的侧壁上，字线105被称作为垂直字线。由于字线105可以形成在柱体103的两个侧壁上，所以半导体器件可以具有双字线结构。尽管半导体器件可以具有双字线结构，但是相应字线的端部可以彼此连接。
[0026]如上所讨论的，每个柱体103包括垂直沟道区。因此，垂直沟道由柱体103和字线105形成。因此，形成包括字线105、源极区、垂直沟道区以及漏极区的垂直沟道晶体管。字线105可以沿着横跨第一方向(即，掩埋位线的延伸方向)的第二方向延伸。字线105包括金属性材料。例如，字线105可以包括氮化钛(TiN)、或者氮化钨和钨的层叠结构(WN/W)。字线105和掩埋位线104可以彼此间隔开。对于这种结构，绝缘层(未示出)可以形成在字线105和掩埋位线104之间。例如，绝缘层可以包括氧化硅层。在另一个实施例中，字线105可以沿着横跨第一方向(即，掩埋位线的延伸方向)的第二方向延伸，同时包围柱体103的侧壁。
[0027]图2A至图21是说明根据本发明的实施例的制造半导体器件的方法的截面图。图2A至图21是沿着图1的线A-A’截取的截面图。
[0028]参见图2A，在半导体衬底11之上形成第一硬掩模图案12。半导体衬底11可以包括诸如单晶硅的单晶材料。
[0029]第一硬掩模图案12可以具有氧化硅或氮化硅的单层，或者可以具有氧化硅和氮化娃的叠层。例如，第一硬掩模图案12可以包括顺序层叠的氮化娃和氧化娃。此外,第一硬掩模图案12可以包括顺序层叠的氮化硅、氧化硅、氮氧化硅以及非晶碳。当第一硬掩模图案12包括氮化硅时，还可以在半导体衬底11与第一硬掩模图案12之间形成衬垫氧化物层。第一硬掩模图案12可以包括沿着第一方向延伸的线图案。
[0030]利用第一硬掩模图案12作为刻蚀掩模，执行沟槽刻蚀工艺。例如，利用第一硬掩模图案12作为刻蚀阻挡层，将半导体衬底11刻蚀到预定的深度以形成第一沟槽13。沟槽刻蚀工艺可以包括各向异性刻蚀工艺。第一沟槽13的深度可以通过考虑掩埋位线和沟道区来调整。例如,第一沟槽13可以被形成为500.4个:3000A的深度。
[0031]参见图2B，在第一硬掩模图案12之上以及限定第一沟槽13的表面之上形成绝缘层14。绝缘层14用于将随后形成的位线15A与半导体衬底11绝缘，例如可以由诸如氧化硅的氧化物形成。可以通过将第一沟槽13的侧壁和底部氧化来形成绝缘层14。此外，可以经由沉积方法来形成绝缘层14。绝缘层14被形成为位线15A与半导体衬底11充分地彼此绝缘的厚度。例如，绝缘层14可以被形成为20A至IOOA的厚度。
[0032]参见图2C，在绝缘层14之上形成第一导电层15以填充第一沟槽13。第一导电层15由低阻材料形成。例如，第一导电层15可以包括金属性层。金属性层可以包括T1、W、或者可以包括包含Ti或W的金属层。
[0033]参见图2D,刻蚀第一导电层15以形成导电图案15A,从而部分地填充第一沟槽13。导电图案15A可以包括位线。在下文中，导电图案15A被称作为位线15A。
[0034]为了用位线15A部分地填充第一沟槽13，可以利用例如回刻蚀工艺来选择性地将第一导电层15刻蚀和凹陷。
[0035]在回刻蚀工艺期间，去除形成在第一硬掩模图案12之上的绝缘层的一部分。因而，绝缘层14A保留在第一沟槽13的侧壁和底部上、以及第一硬掩模图案12的侧壁上。
[0036]参见图2E，在位线15A之上形成第二导电层16。第二导电层16用于防止掩模层的缺陷并且保护位线。
[0037]第二导电层16可以包括含硅材料，诸如未掺杂的多晶硅或掺杂的多晶硅。掺杂的多晶硅可以包括掺入诸如磷(P)或砷(As)的N型杂质的多晶硅。此外，掺杂的多晶硅的杂质可以具有大约I X IO20原子/cm3至大约I X IO21原子/cm3的浓度。
[0038]参见图2F，形成第二导电层图案16A以填充第一沟槽13。第二导电层图案16A用于防止在位线15A的界面处形成的掩埋层的缺陷。在下文中，第二导电层图案16A被称作为防缺陷层16A。防缺陷层16A不仅可以用于防止掩埋层的缺陷，而且可以在随后的热处理期间保护位线15A。用于形成防缺陷层16A的工艺可以通过干法刻蚀来执行。
[0039]参见图2G，从第一沟槽13的侧壁去除绝缘层14A的暴露出的部分。去除暴露出的绝缘层14A的工艺可以通过湿法刻蚀来执行。在下文中，刻蚀的绝缘层被称作为绝缘层图案14B。然后，去除第一硬掩模图案12以暴露出衬底11的顶部。
[0040]可以将绝缘层图案14B形成为使得绝缘层图案14B的顶部处于防缺陷层16A的高度，但是比防缺陷层16A的顶表面的高度低。此外，绝缘层图案14B的顶部暴露在防缺陷层16A和第一沟槽13之间。
[0041]在绝缘层图案14B的顶部被暴露时试图执行迁移将由于绝缘层图案14B由氧化物形成而导致执行迁移失败。图3和图4是示出根据比较性实施例的在试图进行迁移时的问题的TEM照片。
[0042]参见图3，当在绝缘层暴露在沟槽侧壁和位线之间时试图进行迁移时，可能不能执行流动工艺。图4示出在未顺利地执行流动工艺时可能发生凝聚(agglomeration)。
[0043]因此，需要控制工艺，以不将绝缘层图案14B暴露在第一沟槽13的侧壁和防缺陷层16A之间。
[0044]参见图2H，在第一沟槽13的侧壁上和半导体层11上形成迁移辅助层100。迁移辅助层100可以由外延生长工艺(例如，选择性外延生长工艺)来形成。迁移辅助层100可以包括单晶硅和多晶硅。例如，可以在由单晶硅形成的半导体衬底11的表面上形成单晶硅层17，以及可以在由多晶硅形成的防缺陷层16A上形成多晶硅层18。
[0045]可以在氢气(H2)或氮气(N2)氛围下执行用于形成迁移辅助层100的选择性外延生长工艺。[0046]迁移辅助层100防止绝缘层图案14B暴露在防缺陷层16A和第一沟槽13的侧壁之间。因此，可以在随后的迁移工艺期间顺利地执行流动工艺。
[0047]参见图21，执行从半导体衬底11迁移材料的工艺以形成掩埋层19，从而填充第一沟槽13的另一部分。同时，也可以执行从形成在半导体衬底11之上的迁移辅助层100迁移材料的工艺。从半导体衬底11和迁移辅助层100迁移材料的工艺可以包括热处理。通过热处理从由单晶硅形成的半导体衬底11迁移材料的工艺被称作为硅迁移工艺。掩埋层19由与半导体衬底11相同的材料形成，并且包括硅。例如，掩埋层19可以包括单晶硅。
[0048]在氢气(H2)或氮气(N2)氛围下执行硅迁移工艺。为了有效地执行硅迁移工艺，可以在硅迁移之前执行清洁工艺以去除污染物。例如，可以执行湿法清洁工艺和H2烘烤工艺。此外，可以利用H2、或者H2和惰性气体的混合物来执行硅迁移工艺。可以在大约500°C至大约1100°C的温度下和大约0.1托至大约760托的压力下执行硅迁移工艺。
[0049]如此,在执行娃迁移工艺时,第一沟槽13的一部分可以被掩埋层19填充。在娃迁移工艺期间，可以通过H2的还原反应来促进硅迁移，并且第一沟槽13可以通过硅迁移而被填充。由于半导体衬底11的高度通过硅迁移而减小，因此形成了掩埋层19。结果，位线15A掩埋在半导体衬底11中。
[0050]图5A和图5B是说明根据本发明的实施例的用于形成半导体衬底的本体线的工艺的截面图。图5A和图5B说明在图21中将导电图案掩埋在衬底中之后的工艺，为了便于描述，使用相同的附图标记。
[0051]参见图5A，在包括掩埋层19的半导体层11之上形成第三导电层21。第三导电层21可以包括含硅材料。可以经由选择性外延生长工艺来形成第三导电层21。例如，第三导电层21可以由通过选择性外延生长工艺而形成的单晶硅形成。由于半导体衬底11和掩埋层19 (都由单晶材料形成)位于第三导电层21之下，所以第三导电层21可以以最小的缺陷生长。
[0052]在生长第三导电层21时，可以执行利用杂质掺杂。例如，可以与第三导电层21的生长同时原位地掺入杂质，由此形成NPN结。可替选地，可以由未掺杂的单晶硅形成第三导电层21，并且随后可以经由离子注入而形成NPN结。随后可以刻蚀半导体衬底11和第三导电层21以形成柱体。柱体可以用作垂直沟道晶体管的沟道。
[0053]参见图5B，在第三导电层21之上形成第二硬掩模图案22。
[0054]利用第二硬掩模图案22作为刻蚀掩模，刻蚀第三导电层21以形成随后将要形成字线的柱体区21A。部分地刻蚀半导体衬底11以形成第二沟槽23。此时，当迁移辅助层100保留在半导体衬底11之上时，迁移辅助层100被一起刻蚀。
[0055]在形成第二沟槽23时，第二硬掩模图案22的临界尺寸(⑶)可以被调整到至少比位线15A和绝缘层图案14B的总CD更大的值。因此，保护层IlA保留为绝缘层图案14B的侧壁上的间隔件。保护层IlA是被刻蚀的半导体衬底11的保留部分，用于防止在第二沟槽23的形成期间暴露出绝缘层图案14B。
[0056]在第二沟槽23的形成期间，保护层IlA可以防止在暴露出绝缘层图案14B时将位线15A暴露出。保护层IlA也可以在随后的清洁工艺期间保护位线15A。此外，保护层IlA可以防止在沿着绝缘层图案14B的侧壁执行刻蚀工艺时由于不正确的刻蚀余量而暴露出位线15A。[0057]随后，可以形成层间电介质层以填充第二沟槽23。
[0058]在垂直沟道晶体管的沟道区的下部中形成了包括位线15A的本体线300。位线15A掩埋在本体线300中。本体线300从半导体衬底11的表面垂直地延伸。此外，在位线15A之上层叠了多个硅层200，所述多个硅层200可以包括防缺陷层16A、迁移辅助层100以及掩埋层19。多个硅层200连同柱体区21A—起，可以用作垂直沟道晶体管的沟道区或结区。
[0059]图6A至图6D是说明根据本发明的实施例的用于制造半导体衬底的字线的工艺的截面图。图6A至图6D说明在形成图5B的本体线之后的工艺。为了便于描述，使用相同的附图标记。图6A至图6D是沿着图1的线B-B’截取的截面图。
[0060]参见图6A，在半导体衬底11中形成了位线15A，并且在位线15之上层叠了多个硅层200。此外，在包括多个硅层200的半导体衬底11之上形成了柱体区21A。
[0061]然后，在柱体区21A之上形成第三硬掩模图案24。
[0062]利用第三硬掩模图案24作为刻蚀掩模，刻蚀本体线300的顶部(即，柱体区21A)以形成将柱体区21彼此隔离的第三沟槽25。因此，由第三沟槽25隔离的柱体区21A变成柱体21B。柱体21B沿着与本体线300的方向平行的方向而从相应的本体线300延伸。多个柱体21B可以形成在每个本体线300上。每个柱体21B与相对应的存储器单元相关。为了形成第三沟槽25，除了刻蚀柱体区21A以外，还可以刻蚀多个硅层200。第三沟槽25可以具有不暴露出位线15A的深度。
[0063]柱体21B是如下结构，其中形成有垂直沟道晶体管的源极区/漏极区和沟道区。柱体21B可以具有矩阵阵列布置。
[0064]参见图6B,在第三硬掩模图案24的表面上和第三沟槽25的表面上形成栅电介质层26。可以通过将第三沟槽25的侧壁和第三硬掩模图案24的表面氧化来形成栅电介质层26。
[0065]然后，在栅电介质层26上形成第四导电层27以填充第三沟槽25。第四导电层27可以由诸如钛(Ti)、氮化钛(TiN)或钨(W)的低阻材料形成。
[0066]参见图6C，顺序地执行平坦化工艺和回刻蚀工艺，以形成凹陷的第四导电层27A。
[0067]参见图6D，沉积绝缘层，然后执行回刻蚀工艺以形成间隔件28。间隔件28可以包括氮化物。
[0068]利用间隔件28作为刻蚀掩模来刻蚀第四导电层27A，以在每个柱体21B的两个侧壁上形成字线27B。在另一个实施例中，可以形成字线27B以包围柱体21B。在另一个实施例中，在形成环形垂直栅电极以包围每个柱体21B之后，可以形成字线27B以将相邻的垂直栅电极连接。字线27B也用作垂直栅电极。字线27B沿着横跨位线15A的方向形成。
[0069]尽管未示出，可以形成存储节点接触插塞(SNC)以与每个柱体21B的顶部连接，并且可以在每个SNC之上形成电容器。电容器包括存储节点。每个存储节点可以具有圆柱体形状。在另一个实施例中，每个存储节点可以具有柱体形状或凹面形状。尽管未示出，可以在存储节点之上顺序地形成电介质层和顶电极。
[0070]根据本发明的实施例，不将位线15A掩埋在柱体之间的沟槽中，而是将每个位线15A形成为经由硅层200与柱体21B接触。因此，不仅可以增加集成度，而且也可以减小相邻位线之间的寄生电容。
[0071]此外，在形成位线15A期间，在沟槽的侧壁上形成了迁移辅助层100，以改善硅迁移工艺。因此，可以防止硅凝聚。
[0072]根据本发明的实施例的半导体器件可以被包括在存储器单元和存储器单元阵列中。位线和字线可以基于与存储器单元阵列连接的列译码器和行译码器所施加的电压来储存或输出数据。
[0073]根据本发明的实施例的存储器单元阵列可以被包括在存储器件中。存储器件可以包括例如存储器单元阵列、行译码器、列译码器或感测放大器。行译码器可以从存储器单元阵列的字线之中选择与特定存储器单元(用于执行读取或写入操作并且将字线选择信号输出到半导体存储器单元阵列的特定存储器单元)相对应的字线。此外，列译码器可以从存储器单元阵列的位线之中选择与存储器单元(用于执行读取或写入操作并且将位线选择信号输出到存储器单元阵列的存储器单元)相对应的位线。此外，感测放大器可以感测储存在行译码器和列译码器所选中的存储器单元中的数据。
[0074]根据本发明的实施例的半导体器件可以在例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)或相变随机存取存储器(PCRAM)中实施。
[0075]本发明的半导体器件的另一个示例性实施方式可以包括:具有各种规格的图形存储器、用在移动通信设备中的移动存储器、用在台式计算机、笔记本电脑或硬件实现的服务器设备中的存储器。作为另一个实例，本发明的半导体器件可以在便携式存储媒介中实施，所述便携式存储媒介诸如记忆棒、多媒介卡(MMC)、安全数码(SD)卡、紧凑闪存(CF)卡、极限数码(xD)卡、图片卡或USB快闪设备。本发明的半导体器件也可以在例如各种数字应用中实施，所述各种数字应用诸如MP3、便携式媒体播放器(PMP)、数码照相机、摄像机或移动电话。此外，本发明的半导体器件也可以在多芯片封装(MCP)、芯片上磁盘(DOC)或嵌入式器件中实施。此外，本发明的半导体器件也可以在CMOS图像传感器(CIS)中实施。
[0076]应当注意的是，以上讨论的本发明的半导体器件的实施方式列举仅作为实例，并非意在穷尽或以任何方式限制关于本发明的其它实施方式。
[0077]在一个示例性实施方式中，根据本发明的实施例的存储器件可以用在存储器模块中。存储器模块可以包括多个存储器件、命令链路或数据线。可以将多个存储器件安装在模块衬底上。命令链路可以将控制信号(地址信号、命令信号以及时钟信号)从外部控制器传送到存储器件。数据链路可以与存储器件连接，并且可以传送数据。命令链路和数据链路可以采用与用于形成典型的半导体模块相同或相似的方式来形成。存储器模块可以例如包括安装在模块衬底的正面上的八个存储器件和安装在模块衬底的背面上的相同数目的存储器件。即，可以将存储器件安装在模块衬底的一侧或两侧上，并且不限制要安装的存储器件的数目。此外，不具体限制模块衬底的材料和结构。
[0078]根据本发明的实施例的存储器模块可以用在存储器系统中。存储器系统可以包括:一个或更多个存储器模块，在所述一个或更多个存储器模块中安装有多个存储器件；以及控制器，所述控制器提供存储器模块与外部系统之间的双向接口，并且控制存储器模块的操作。
[0079]根据本发明的实施例的存储系统可以用在电子单元中。电子单元可以包括存储器系统以及与存储器系统电连接的处理器。这里，处理器可以包括中央处理单元(CPU)、微处理器单元(MPU)、微控制器单元(MCU)、图形处理单元(GPU)或数字信号处理器(DSP)。这里，CPU或MPU可以结合算术逻辑单元(ALU)和控制单元(CU)以读取并分析命令，从而控制相应的单元。当处理器是CPU或MPU时，电子单元可以包括计算机或移动设备。此外，GPU可以计算具有小数点的数字，并且实时地实现图像。当处理器是GPU时，电子单元可以包括图形设备。此外，DSP涉及以高速将模拟信号(例如，声音)转换成数字信号或将数字信号转换成模拟信号并且利用转换结果的处理器。DSP主要计算数字值。当处理器是DSP时，电子单元可以包括声音和图像设备。另外，处理器可以包括用作图形卡的加速处理器单元。
[0080]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
【权利要求】
1.一种制造半导体器件的方法，所述方法包括以下步骤: 在半导体衬底中形成沟槽； 在限定所述沟槽的所述衬底的表面之上形成绝缘层； 在所述绝缘层之上形成导电图案，使得所述导电图案填充所述沟槽的一部分； 去除由所述导电图案暴露出的所述绝缘层的一部分，以暴露出限定所述沟槽的所述衬底的表面的一部分； 沿着去除了所述绝缘层的一部分的所得结构的整个表面形成迁移辅助层；以及 通过从所述迁移辅助层和所述半导体衬底迁移材料而在所述沟槽中形成掩埋层。
2.如权利要求1所述的方法，其中，所述迁移辅助层包括硅层。
3.如权利要求1所述的方法，其中，形成所述迁移辅助层的步骤包括以下步骤: 执行外延生长工艺。
4.如权利要求3所述的方法，其中，执行所述外延生长工艺的步骤在氢气H2或氮气N2氛围下执行。
5.如权利要求1所述的方法，其中，去除所述绝缘层的一部分的步骤包括以下步骤: 刻蚀所述绝缘层的一部分。
6.如权利要求1所述的方法，还包括以下步骤: 在去除所述绝缘层的一部 分之前，在所述导电图案之上形成防缺陷层。
7.如权利要求6所述的方法，其中，所述防缺陷层包括多晶硅层。
8.如权利要求1所述的方法，其中，所述半导体衬底包括硅衬底。
9.如权利要求8所述的方法，其中，从所述迁移辅助层和所述半导体衬底迁移材料以形成所述掩埋层的步骤包括以下步骤: 利用在氢气H2或氮气N2氛围下执行的热处理而从所述迁移辅助层和所述半导体衬底迁移材料。
10.如权利要求1所述的方法，其中，所述导电图案包括金属层。
11.一种制造半导体器件的方法，所述方法包括以下步骤: 在硅衬底中形成沟槽； 在限定所述沟槽的所述衬底的表面上形成绝缘层； 在所述绝缘层之上形成位线，使得所述位线部分地填充所述沟槽的一部分； 在所述位线之上形成第一含硅层； 去除由所述第一含硅层暴露出的所述绝缘层的一部分，以暴露出限定所述沟槽的所述衬底的表面的一部分； 沿着去除了所述绝缘层的一部分的所得结构的整个表面形成第二含硅层； 在所述沟槽中通过从所述第二含硅层和所述衬底迁移材料来形成第三含硅层； 通过刻蚀所述第二含硅层和所述硅衬底而形成掩埋有所述位线的本体线；以及 刻蚀所述本体线以形成包括垂直沟道晶体管的沟道区的柱体。
12.如权利要求11所述的方法，其中，所述第一含娃层包括多晶娃层。
13.如权利要求11所述的方法，其中，所述第二含硅层和所述第三含硅层包括单晶硅层。
14.如权利要求11所述的方法，其中，形成所述第二含硅层的步骤包括以下步骤:执行外延生长工艺。
15.如权利要求14所述的方法，其中，执行所述外延生长工艺的步骤在氢气H2或氮气N2氛围下执行。
16.如权利要求11所述的方法，其中，去除所述绝缘层的一部分的步骤包括以下步骤: 刻蚀所述绝缘层的一部分。
17.如权利要求11所述的方法，其中，从所述第二含硅层和所述衬底迁移材料的步骤包括以下步骤: 利用在氢气H2或氮气N2氛围下执行的热处理而从所述第二含硅层和所述衬底迁移材料。
18.如权利要求11所述的方法，还包括以下步骤: 在形成所述本体线之前，在所述第三含硅层之上和所述硅衬底之上形成第四含硅层。
19.如权利要求18所述的方法，其中，所述第四含硅层包括单晶硅层。
20.如权利要求11 所述的方法，其中，所述位线包括导电层。
【文档编号】H01L21/336GK103545217SQ201310009939
【公开日】2014年1月29日 申请日期:2013年1月10日 优先权日:2012年7月17日
【发明者】金泰润, 赵兴在 申请人:爱思开海力士有限公司