半导体结构的形成方法和半导体结构的制作方法
【专利摘要】本发明提供一种半导体结构的形成方法和半导体结构，其中，半导体结构的形成方法包括：在衬底内形成凹槽，凹槽将衬底分为第一有源区和第二有源区；在第一有源区内形成第一阱区，在第二有源区内形成第二阱区，第一阱区和第二阱区的连接处形成耗尽区；在凹槽底部的第一阱区中进行第一离子注入，在凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同。离子注入后，在凹槽内填充介质层形成隔离结构。本发明的方法缩小了隔离结构的尺寸，进而减小隔离结构在芯片上的占用面积；还可以较容易地触发静电防护电路，以保护半导体器件不受破坏；并且，还可以减小闩锁效应产生的几率。
【专利说明】半导体结构的形成方法和半导体结构
【技术领域】
[0001]本发明涉及半导体制造技术，特别涉及一种半导体结构的形成方法和半导体结构。
【背景技术】
[0002]随着半导体技术的不断发展，芯片上的半导体器件的尺寸在不断地缩小。相应的，将半导体器件进行隔离的隔离结构需要不断的缩小。专利号为US6171910B1的美国专利文献公开了一种缩小半导体器件尺寸的方法。
[0003]参考图1至图3，现有的半导体结构之间的浅沟槽隔离结构的制作方法如下:
[0004]参考图1，提供半导体衬底100，在所述半导体衬底上形成凹槽102。
[0005]参考图2，在所述凹槽102内和衬底100表面形成介质层，去除高于凹槽102表面的介质层，形成浅沟槽隔离结构(STI) 104。形成浅沟槽隔离结构104后，在所述浅沟槽隔离结构104的两侧的衬底内分别进行离子注入，形成N阱区105和P阱区106。
[0006]参考图3，形成N阱区105和P阱区106后，在N阱区105形成PMOS晶体管107，其中，PMOS晶体管中形成有P型的源极108和漏极109。在P阱区106形成NMOS晶体管110，其中，NMOS晶体管中形成有N型的源极111和漏极112。
[0007]现有技术中的浅沟槽隔离结构无法继续缩小，占用芯片的面积较大。
【发明内容】
[0008]本发明解决的问题是现有技术中的浅沟槽隔离结构无法继续缩小，占用芯片的面积较大。
[0009]为解决上述问题，本发明提供了一种半导体结构的形成方法，包括:
[0010]提供半导体衬底，在所述半导体衬底内形成凹槽，所述凹槽将半导体衬底分为第一有源区和第二有源区；
[0011]在所述第一有源区内形成第一阱区，在所述第二有源区内形成第二阱区，所述第一阱区和第二阱区的连接处形成耗尽区；
[0012]在所述凹槽底部的第一阱区中进行第一离子注入，在所述凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同；
[0013]离子注入后，在所述凹槽内填充介质层形成隔离结构。
[0014]可选的，所述在所述凹槽底部的第一阱区中进行第一离子注入包括:
[0015]在所述衬底和凹槽形成的表面上形成图形化的第一掩膜层，定义第一离子注入的区域；
[0016]以所述图形化的第一掩膜层为掩膜，进行第一离子注入；
[0017]第一离子注入后，去除图形化的第一掩膜层。
[0018]可选的，所述在所述凹槽底部的第二阱区中进行第二离子注入包括:[0019]在所述衬底和凹槽形成的表面上形成图形化的第二掩膜层，定义第二离子注入的区域；
[0020]以所述图形化的第二掩膜层为掩膜，进行第二离子注入；
[0021]第二离子注入后，去除图形化的第二掩膜层。
[0022]可选的，所述第一离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
[0023]可选的，所述第一离子注入的浓度小于lX1014atom/cm2。
[0024]可选的，所述第二离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
[0025]可选的，所述第二离子注入的浓度小于lX1014atom/cm2。
[0026]可选的，在所述半导体衬底上形成凹槽的步骤之前还包括步骤:在所述衬底上形成垫氧层，在所述垫氧层上形成阻挡层。
[0027]可选的，所述垫氧层的材料为氧化硅，所述阻挡层的材料为氮化硅。
[0028]可选的，在所述第一有源区内形成第一阱区，在所述第二有源区内形成第二阱区步骤之前，还包括步骤:在所述凹槽表面形成氧化硅层。
[0029]可选的，所述氧化硅层的形成方法为热氧化。
[0030]可选的，所述介质层的材料为氧化硅。
[0031]可选的，所述在所述半导体衬底上形成凹槽的方法包括:
[0032]在所述半导体衬底上形成图形化的第三掩膜层，定义凹槽的位置；
[0033]以所述图形化的第三掩膜层为掩膜对半导体衬底进行刻蚀。
[0034]本发明还提供了一种半导体结构，包括:
[0035]具有凹槽的半导体衬底，所述凹槽的一侧半导体衬底为第一有源区，所述凹槽的另一侧半导体衬底为第二有源区；
[0036]位于第一有源区内的第一阱区，位于第二有源区内的第二阱区，所述第一阱区与所述第二阱区在所述凹槽底部的连接处形成耗尽区；
[0037]所述凹槽底部的第一阱区的离子浓度大于第一阱区其它位置的浓度，所述凹槽底部的第二阱区的离子浓度大于第二阱区其它位置的浓度；
[0038]填充所述凹槽的介质层。
[0039]与现有技术相比，本发明的技术方案具有以下优点:
[0040]在所述凹槽底部的第一阱区中进行第一离子注入，在所述凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同，以使凹槽底部第一阱区和第二阱区的离子浓度都有所增高，从而使得第一阱区和第二阱区在凹槽底部形成的耗尽区的宽度减小。离子注入后，在所述凹槽内填充介质层形成隔离结构。然后，在所述隔离结构的两侧形成漏极和源极，其中，漏极为在第一阱区内形成的与该隔离结构相邻的晶体管的漏极，所述源极为在第二阱区内与该隔离结构相邻的晶体管的源极。当缩小该隔离结构的尺寸时，该隔离结构两侧的漏极和源极之间的距离也会相应缩小，但是，在缩小该隔离结构尺寸的情况下，即使对源极或漏极施加电压，也不会发生源极、漏极与同类型阱区之间的穿通(Punchthrough)，即，在第一阱区的漏极不会与第二阱区之间发生穿通，在第二阱区的源极不会与第一阱区之间发生穿通。因此，当对所述凹槽底部进行上述离子注入时，可以缩小该隔离结构的尺寸，进而减小该隔离结构在芯片上的占用面积。
[0041]更进一步的，在所述凹槽底部进行上述离子注入，以使第一阱区和第二阱区的浓度都有所增加，可以减小静电放电防护电路的触发电压(TriggerVoltage)，当有静电放电现象发生时，本发明可以更容易触发静电防护电路，以保护半导体器件不受破坏或损毁。
[0042]更进一步的，在所述凹槽底部进行上述离子注入，分别减小了第一阱区和第二阱区的寄生电阻，因此，如果后续形成的半导体器件产生闩锁效应需要更大的寄生电流(Holding Current),因此,使得后续形成的半导体器件发生闩锁效应的难度增加,从而减小闩锁效应产生的几率。
【专利附图】
【附图说明】
[0043]图1至图3是现有技术的半导体结构之间的浅沟槽隔离结构的制作方法的剖面结构示意图；
[0044]图4是本发明实施例的半导体结构的形成方法的流程示意图；
[0045]图5至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。
【具体实施方式】
[0046]发明人发现和分析，现有技术中的浅沟槽隔离结构无法继续缩小，占用芯片的面积较大的原因为:
[0047]参考图3，现有技术中，P阱区106的空穴会扩散到N阱区105，N阱区105的电子会扩散到P阱区106，因此，扩散到N阱区105的空穴和扩散到P阱区106的电子会在浅沟槽隔离结构104底部复合形成耗尽区。当器件工作时需要向PMOS晶体管、NMOS晶体管的源极和漏极施加电压，耗尽区的宽度会在施加电压的作用下增加，如果此时缩小浅沟槽隔离结构104的尺寸，则相当于缩小NMOS晶体管的漏极112和PMOS晶体管源极108之间的距离，宽度增加的耗尽区很容易进入NMOS晶体管的漏极112和PMOS晶体管源极108，造成源极108、漏极112与同类型掺杂的阱区之间的穿通(Punchthrough)，使得半导体器件无法工作。具体为，宽度增加的耗尽区中的电子进入到NMOS晶体管中的漏极112，使得NMOS晶体管的漏极112与N阱区105之间发生穿通。宽度增加的耗尽区中的空穴进入到PMOS晶体管中的源极108，使得PMOS晶体管的源极108与P阱区106之间发生穿通。因此，浅沟槽隔离结构的尺寸无法继续缩小，在芯片中占用的面积较大。
[0048]为此，发明人经过研究，提出了一种半导体结构的形成方法，图4是本发明实施例的半导体结构的形成方法的流程示意图。图5至图8是本发明实施例的半导体结构的形成过程的剖面结构示意图。下面将图5至图8与图4结合起来对本发明半导体结构的形成方法进行详细说明。
[0049]首先参考图5，执行图4中的步骤S11，提供半导体衬底200，在所述半导体衬底上形成凹槽201，所述凹槽201将半导体衬底分为第一有源区I和第二有源区Π。
[0050]衬底200材料可以是硅衬底、锗硅衬底、II1-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。[0051 ] 本实施例中，半导体200上还形成有垫氧层202，在垫氧层202上形成阻挡层203。阻挡层203的作用为对半导体衬底表面进行保护。所述阻挡层203的材料为氮化硅，形成方法为化学气相沉积。垫氧层202的作用是为了防止阻挡层203和半导体衬底200之间由于热膨胀系数不同而产生的应力破坏。垫氧层202的材料为氧化娃,形成方法为化学气相沉积。
[0052]形成阻挡层203后，在所述阻挡层203的表面形成图案化的掩膜层(图未示)，以所述图案化的掩膜层为掩膜，依次对阻挡层203、垫氧层202和衬底200进行刻蚀，在衬底200内形成凹槽201。所述凹槽201将半导体衬底分为第一有源区I和第二有源区Π。
[0053]形成凹槽201后，在所述凹槽201表面形成氧化硅层213，所述氧化硅层213的形成方法为热氧化。凹槽201表面形成氧化硅层213的作用为:首先，经过刻蚀工艺形成凹槽201的过程中，凹槽201表面的硅有损伤，通过热氧化工艺可以将表面有损伤的硅变成氧化硅，以使后续形成的浅沟槽隔离结构的隔离效果更好。再者，经过刻蚀工艺形成的凹槽底部边角处的角度比较尖锐，容易将电荷聚集到尖端，形成尖端放电，从而在后续浅沟槽隔离结构处产生击穿电压，因此，在所述凹槽的表面形成氧化硅层，可以使得凹槽底部的边角处变圆滑，减小尖端放电现象的发生。
[0054]当然，在其他实施例中，也可以不在凹槽201的表面形成氧化硅层213。
[0055]接着，参考图6，执行图4中的步骤S12，在所述第一有源区I内形成第一阱区204，在所述第二有源区Π内形成第二阱区205，所述第一阱区204和第二阱区205的连接处形成耗尽区。
[0056]当第一有源区I内的晶体管为NMOS晶体管时，在第一有源区I掺杂三价掺杂剂形成P阱区，其中，三价掺杂剂为硼离子；当第一有源区I内的晶体管为PMOS晶体管时，在第一有源区I掺杂五价掺杂剂形成N阱区，其中，五价掺杂剂为磷离子、砷离子或锑离子。在第一有源区I内形成第一阱区204的方法为本领域技术人员熟知技术，在此不再赘述。当第一有源区I内的晶体管为NMOS晶体管，在第一有源区I掺杂三价掺杂剂形成P阱区时，则在第二有源区Π掺杂五价掺杂剂形成N阱区；当第一有源区I内的晶体管为PMOS晶体管，在第一有源区I掺杂五价掺杂剂形成N阱区时，则在第二有源区Π掺杂三价掺杂剂形成P阱区。在第二有源区Π内形成第二阱区205的方法为本领域技术人员熟知技术，在此不再赘述。本实施例中，第一有源区I内的晶体管为NMOS晶体管，是在第一有源区I掺杂三价掺杂剂形成P阱区，在第二有源区Π掺杂五价掺杂剂形成N阱区。形成N阱区后，所述N阱区与在第一有源区I形成的P阱区的连接处形成耗尽区。
[0057]在其它实施例中，也可以在第一有源区I掺杂五价掺杂剂形成N阱区，在第二有源区Π内掺杂三价掺杂剂形成P阱区也能实施本发明。
[0058]接着，参考图7和图8，执行图4中的步骤S13，在所述凹槽201底部的第一阱区204中进行第一离子注入，在所述凹槽201底部的第二阱区205中进行第二离子注入，第一离子注入的类型与第一阱区204的类型相同，第二离子注入的类型与第二阱区205的类型相同。
[0059]具体为:参考图7，在所述衬底200和凹槽201形成的表面上形成图形化的第一掩膜层207，定义第一离子注入的区域，然后，以所述图形化的第一掩膜层为掩膜，进行第一离子注入。第一离子注入的类型与第一阱区204的类型相同。[0060]其中，第一掩膜层207可以为光刻胶、氧化硅、氮氧化硅、氮化钽或氮化钛。本实施例较佳选用光刻胶。
[0061]本实施例中，第一阱区204为P阱区。对凹槽底部的P阱区进行第一离子注入，形成P+区域208，注入的离子为磷离子、砷离子或锑离子。所述磷离子注入的剂量小于IX 1014atom/cm2，磷离子注入的能量小于lOOOKev。所述磷离子注入时的射频电压和磷离子注入的时间根据离子注入工艺时使用的溅射机台而定，因此，磷离子注入时的射频电压和磷离子注入的时间根据具体离子注入工艺的不同而不同。
[0062]形成P+区域208后，去除第一掩膜层207，去除第一掩膜层207的方法为灰化。
[0063]接着，参考图8，在所述衬底200和凹槽201形成的表面上形成图形化的第二掩膜层209，定义第二离子注入的区域，然后，以所述图形化的第二掩膜层209为掩膜，进行第二离子注入。第二离子注入的类型与第二阱区205的类型相同。
[0064]其中，第二掩膜层209可以为光刻胶、氧化硅、氮氧化硅、氮化钽或氮化钛。本实施例较佳选用光刻胶。
[0065]本实施例中，第二阱区205为N阱区。对凹槽底部的N阱区进行第二离子注入，形成N+区域210，注入的离子为硼离子。所述硼离子注入的剂量小于lX1014atom/cm2，硼离子注入的能量小于lOOOKev。所述硼离子注入时的射频电压和硼离子注入的时间根据离子注入工艺时使用的溅射机台而定，因此，硼离子注入时的射频电压和硼离子注入的时间根据具体离子注入工艺的不同而不同。
[0066]形成N+区域210后，去除第二掩膜层209，去除第二掩膜层209的方法为灰化。
[0067]本实施例中，对凹槽201底部进行第一离子注入和第二离子注入后，在P阱区形成P+区域208，在N阱区形成N+区域210。P+区域208和N+区域210的形成增加了凹槽201底部的耗尽区中离子和空穴的浓度，使得耗尽区的宽度变窄。因此在衬底中形成的凹槽的宽度可以相应缩小，后续在P阱区内形成的NMOS晶体管的漏极和在N阱区内形成的PMOS晶体管源极之间的距离也相应缩小，而且不会发生源极或漏极与同类型掺杂的阱区之间的穿通(Punchthrough)，即，不会发生后续形成的NMOS晶体管的漏极与N阱区之间的穿通，后续形成的PMOS晶体管中的源极与P阱区之间的穿通。
[0068]需要说明的是，P+区域208中磷离子的注入剂量小于lX1014atom/cm2，其中I X 1014atom/cm2为后续在P阱区形成NMOS晶体管中的漏极或源极的浓度。N+区域210中硼离子的注入剂量小于I X 1014atom/cm2，其中I X 1014atom/cm2是后续在P阱区形成NMOS晶体管中的漏极或源极的浓度。I X 1014atom/cm2也为隔离结构发生击穿时的离子注入浓度。P+区域中磷离子的注入剂量和N+区域中硼离子的注入剂量之所以小于lX1014atom/cm2。是因为，如果离子注入的剂量太大，后续形成的隔离结构容易被击穿，起不到隔离作用，使得半导体器件无法工作。
[0069]在其他实施例中，也可以先对凹槽201底部的第二阱区205进行离子注入，然后再对凹槽201底部的第一阱区204进行离子注入。
[0070]接着，参考图9和图10，执行图4中的步骤S14，离子注入后，在所述凹槽201内填充介质层211形成隔离结构212。
[0071]其中，介质层211的材料为氧化硅。本实施例中，采用沉积的方法在所述凹槽201 (请参考图5)内和阻挡层203的表面形成氧化硅，然后采用化学机械抛光的方法去除阻挡层203表面的氧化硅层，形成隔离结构212，本实施例的隔离结构212为浅沟槽隔离(STI)结构。其中，阻挡层203为化学机械抛光的停止层，保护衬底不受损伤。
[0072]在其他实施例中，也可以在凹槽201内采用热生长的方法形成氧化硅。形成的隔离结构212为局部场氧化隔离(LOCOS)结构。
[0073]后续形成的半导体器件的工艺为本领域技术人员熟知领域。
[0074]需要说明的是，本实施例中，在所述浅沟槽隔离结构下面形成P+区域208和N+区域210，还可以使得静电放电防护电路更容易触发，进而保护半导体器件正常工作。
[0075]具体为，静电放电(electrostatic discharge, ESD)是指在短瞬间大量流至半导体器件的电流。此大电流的来源有很多种。例如，人体和机器放电，分别称为人体放电模型(Human Body Model,HBM)和机器放电模型(machinemodel,MM)。半导体器件容易受到静电放电的影响而遭破坏或损毁。尤其是当半导体器件尺寸减小至深次微米的范围时，静电放电更容易损坏半导体器件。
[0076]本实施例中，在浅沟槽隔离结构下面形成P+区域208和N+区域210，以使P阱区和N阱区的浓度都有所增加，从而减小静电放电防护电路的触发电压(Trigger Voltage)，当有静电放电现象发生时，本发明可以更容易触发静电防护电路，以保护半导体器件不受破坏或损毁。
[0077]需要继续说明的是，本发明还减小了 CMOS器件的闩锁效应(Latch-up)的发生几率。其中，CMOS器件的闩锁效应(Latch-up)为CMOS器件中的pn结产生的PMOS下寄生的pnp双接面晶体管(Bipolar junction transisitor, BJT)以及NMOS下寄生的npn双接面晶体管被无意识开启，并且产生低电阻的电流路经CMOS结构。晶体管被锁定，因而阻止了CMOS器件中对NMOS和PMOS的控制。具体为，对于pnp双接面晶体管，如果有放大倍数为β I的电流流过时，对于npn双接面晶体管，如果有放大倍数为β 2的电流流过时，当β IX β 2> I时，就发生CMOS器件的闩锁效应。
[0078]本发明中的P+区域208和N+区域210的形成，分别减小了 P阱区和N阱区的寄生电阻，从而减小了 pnp双接面晶体管和npn双接面晶体管的寄生电阻，如果使得CMOS器件产生闩锁效应，则需要更大的寄生电流(Holding Current)流过CMOS器件，因此，使得CMOS器件发生闩锁效应的难度增加，减小闩锁效应产生的几率。
[0079]参考图10，本发明还提供了一种半导体结构，包括:
[0080]具有凹槽201的半导体衬底200，所述凹槽201 (参考图5)的一侧半导体衬底为第一有源区I，所述凹槽的另一侧半导体衬底为第二有源区Π ；
[0081]位于第一有源区内I的第一阱区204，位于第二有源区Π内的第二阱区205，所述第一阱区204与所述第二阱区205在所述凹槽底部的连接处形成耗尽区；
[0082]所述凹槽201底部的第一阱区204的离子浓度大于第一阱区204其它位置的浓度，所述凹槽201底部的第二阱区205的离子浓度大于第二阱区205其它位置的浓度；
[0083]填充所述凹槽的介质层212。
[0084]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种半导体结构的形成方法，其特征在于，包括: 提供半导体衬底，在所述半导体衬底内形成凹槽，所述凹槽将半导体衬底分为第一有源区和第二有源区； 在所述第一有源区内形成第一阱区，在所述第二有源区内形成第二阱区，所述第一阱区和第二阱区的连接处形成耗尽区； 在所述凹槽底部的第一阱区中进行第一离子注入，在所述凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同； 离子注入后，在所述凹槽内填充介质层形成隔离结构。
2.如权利要求1所述的形成方法，其特征在于，所述在所述凹槽底部的第一阱区中进行第一离子注入包括: 在所述衬底和凹槽形成的表面上形成图形化的第一掩膜层，定义第一离子注入的区域； 以所述图形化的第一掩 膜层为掩膜，进行第一离子注入； 第一离子注入后，去除图形化的第一掩膜层。
3.如权利要求1所述的形成方法，其特征在于，所述在所述凹槽底部的第二阱区中进行第二离子注入包括: 在所述衬底和凹槽形成的表面上形成图形化的第二掩膜层，定义第二离子注入的区域； 以所述图形化的第二掩膜层为掩膜，进行第二离子注入； 第二离子注入后，去除图形化的第二掩膜层。
4.如权利要求2所述的形成方法，其特征在于，所述第一离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
5.如权利要求4所述的形成方法，其特征在于，所述第一离子注入的浓度小于I X 1014atom/cm2。
6.如权利要求3所述的形成方法，其特征在于，所述第二离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
7.如权利要求6所述的形成方法，其特征在于，所述第二离子注入的浓度小于I X 1014atom/cm2。
8.如权利要求1所述的形成方法，其特征在于，在所述半导体衬底上形成凹槽的步骤之前还包括步骤:在所述衬底上形成垫氧层，在所述垫氧层上形成阻挡层。
9.如权利要求8所述的形成方法，其特征在于，所述垫氧层的材料为氧化硅，所述阻挡层的材料为氮化娃。
10.如权利要求1所述的形成方法，其特征在于，在所述第一有源区内形成第一阱区，在所述第二有源区内形成第二阱区步骤之前，还包括步骤:在所述凹槽表面形成氧化硅层。
11.如权利要求10所述的形成方法，其特征在于，所述氧化硅层的形成方法为热氧化。
12.如权利要求1所述的形成方法，其特征在于，所述介质层的材料为氧化硅。
13.如权利要求1所述的形成方法，其特征在于，所述在所述半导体衬底上形成凹槽的方法包括:在所述半导体衬底上形成图形化的第三掩膜层，定义凹槽的位置； 以所述图形化的第三掩膜层为掩膜对半导体衬底进行刻蚀。
14.一种半导体结构，其特征在于，包括: 具有凹槽的半导体衬底，所述凹槽的一侧半导体衬底为第一有源区，所述凹槽的另一侧半导体衬底为第二有源区； 位于第 一有源区内的第一阱区，位于第二有源区内的第二阱区，所述第一阱区与所述第二阱区在所述凹槽底部的连接处形成耗尽区； 所述凹槽底部的第一阱区的离子浓度大于第一阱区其它位置的浓度，所述凹槽底部的第二阱区的离子浓度大于第二阱区其它位置的浓度； 填充所述凹槽的介质层。
【文档编号】H01L21/762GK103928384SQ201310009789
【公开日】2014年7月16日 申请日期:2013年1月10日 优先权日:2013年1月10日
【发明者】邱慈云, 朱岩岩, 施雪捷, 宋化龙, 魏琰, 刘欣 申请人:中芯国际集成电路制造(上海)有限公司