半导体器件及其形成方法
【专利摘要】一种形成半导体器件的方法包括在衬底上方形成NMOS栅极结构。该方法进一步包括紧邻NMOS栅极结构在衬底中形成非晶区。该方法还包括在非晶区中形成轻掺杂的源极/漏极(LDD)区。该方法进一步包括在NMOS栅极结构上方沉积应力膜，实施退火工艺以及去除应力膜。本发明还提供了半导体器件及其形成方法。
【专利说明】半导体器件及其形成方法
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地来说，涉及半导体器件及其形成方法。
【背景技术】
[0002]半导体集成电路(IC)工业经历了快速增长。在IC发展的进程中，通常功能密度(即，单位芯片面积的互连器件的数目)增大而几何尺寸(即，可以使用制造工艺制造的最小部件(或线))却减小。这种按比例缩小的工艺通常通过提高生产效率和减低相关成本来提供优点。这种按比例缩小工艺还增大了加工和制造IC的复杂性，并且为实现这些进步需要IC制造类似发展。
[0003]例如，随着诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小，实现产生应变的源极/漏极部件(例如，应力源区)以提高载流子迁移率并改善器件性能。尽管形成用于IC器件的应力源区的现有方法通常足以实现其预期的目的，但是它们并不能在所有方面完全令人满意。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括:在衬底上方形成NMOS栅极结构；紧邻所述NMOS栅极结构在所述衬底中形成非晶区；在所述非晶区中形成轻掺杂源极/漏极(LDD)区；在所述NMOS栅极结构上方沉积应力膜；实施退火工艺；以及去除所述应力膜。
[0005]该方法进一步包括:在形成所述非晶区之后，在所述NMOS栅极结构和所述衬底上方形成伪间隔件层；以及图案化所述伪间隔件层以紧邻所述NMOS栅极结构的侧壁形成间隔件。
[0006]在该方法中，所述伪间隔件层包括间隔件层和衬里层。
[0007]在该方法中，所述退火工艺在所述衬底中紧邻所述NMOS栅极结构形成位错。
[0008]在该方法中，所述位错的深度小于约30nm。
[0009]在该方法中，所述位错的距离小于约5nm。
[0010]在该方法中，使用注入工艺用原子质量小于约28的物质来形成所述非晶区。
[0011]在该方法中，使用注入工艺用硅(Si)物质来形成所述非晶区。
[0012]在该方法中，使用注入剂量为约I X IO14原子/平方厘米至约2 X IO15原子/平方厘米的注入工艺来形成所述非晶区。
[0013]在该方法中，使用注入能量小于约20KeV的注入工艺来形成所述非晶区。
[0014]在该方法中，当形成所述非晶区时，不存在紧邻所述NMOS栅极结构的侧壁的侧壁间隔件。
[0015]在该方法中，所述应力膜在所述退火工艺中提供张应力。
[0016]根据本发明的另一方面，提供了一种制造半导体器件的方法，包括:在衬底上方形成NMOS栅极结构和PMOS栅极结构；在所述PMOS栅极结构上方形成保护件；实施注入工艺以紧邻所述NMOS栅极结构的相对边缘在所述衬底中形成非晶区；在所述非晶区中形成轻掺杂源极/漏极(LDD)区；紧邻所述NMOS栅极结构和所述PMOS栅极结构的侧壁形成间隔件；在所述间隔件、所述NMOS栅极结构和所述PMOS栅极结构上方沉积应力膜；实施退火工艺以使所述非晶区再结晶；以及去除所述应力膜。
[0017]在该方法中，使用小于约20KeV的注入能量来实施所述注入工艺。
[0018]在该方法中，使用Si物质来实施所述注入工艺。
[0019]在该方法中，所述退火工艺紧邻所述NMOS栅极结构在所述衬底中形成距离小于约3nm的位错。
[0020]在该方法中，所述非晶区的厚度小于约150nm。
[0021]根据本发明的又一方面，提供了一种半导体器件，包括:NM0S栅极结构，位于衬底上方；以及位错，紧邻所述NMOS栅极结构的边缘位于所述衬底中，所述位错的距离小于约3nm。
[0022]在该器件中，所述NMOS栅极结构包括在其中具有Si物质但不具有锗(Ge)的源极/漏极(S/D)区。
[0023]在该器件中，所述位错的距离小于约lnm。
【专利附图】
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0025]图1是示出根据本发明的各个方面形成半导体器件的方法的流程图；
[0026]图2至图9是根据一个或多个实施例的图1的方法处于各个制造阶段的半导体器件的截面图。
【具体实施方式】
[0027]为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例并不打算限定。例如，在下面的描述中第一部件形成在第二部件上或者上方可以包括其中以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括其中在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件不直接接触的实施例。此外，在各个实例中，本发明可以重复参考标号和/或字母。这种重复是为了简明和清楚的目的并且其本身并不规定所论述的各种实施例和/或配置之间的关系。应该理解，尽管本文没有明确描述，但是本领域技术人员将能够设想出实现本发明原理的各种等同物。
[0028]可以从本发明的一个或多个实施例中收益的器件的实例是具有场效应晶体管(FET)的半导体器件。例如，这样的器件是互补金属氧化物半导体(CMOS)场效应晶体管。以下公开内容将继续该实例，以说明本发明的各种实施例。然而，应该理解，除非特别说明，否则本发明不应限于特定种类的器件。
[0029]参考图1和图2至图9，以下共同描述了方法100和半导体器件200。半导体器件200指的是集成电路或者集成电路的一部分，该集成电路可以包括诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管和/或高频晶体管的有源器件；其他合适的部件；和/或它们的组合。半导体器件200另外可以包括诸如电阻器、电容器、电感器和/或熔丝的无源部件。应该理解，可以通过CMOS工艺处理来形成半导体器件200，因此在本文中并没有详细地描述一些工艺。可以在方法100之前、期间或者之后提供附加步骤，并且对于该方法的其他实施例，可以替换或者删除以下所描述的一些步骤。应该理解，在半导体器件200中可以添加附加部件，并且对于半导体器件200的附加实施例，可以替换或删除以下所描述的一些部件。
[0030]参考图1，根据本发明的各个方面描述了用于制造半导体器件的方法100。方法100开始于步骤102，其中，在衬底上方形成NMOS栅叠层。方法100继续至步骤104，其中，对衬底实施预非晶注入(PAI)工艺。方法100继续至步骤106，其中，对衬底实施轻掺杂源极/漏极(LDD)工艺。方法100继续至步骤108，其中，在NMOS栅叠层和衬底上方形成伪间隔件层。方法100继续至步骤110，其中，紧邻NMOS栅叠层的侧壁形成伪间隔件。方法100继续至步骤112，其中，在NMOS栅叠层和衬底上方形成应力膜。方法100继续至步骤114，其中，对衬底实施退火工艺。方法100继续至步骤116，其中，从衬底去除应力膜。以下论述描述了根据图1的方法100制造的半导体器件200的各种实施例。
[0031]图2至图9是根据图1的方法100处于各个制造阶段的半导体器件200的截面侧视图。参考图1和图2，方法100开始于步骤102，其中，在衬底202上方形成NMOS栅叠层240。在一些实施例中，在衬底202上方形成PMOS栅叠层260。在一些实施例中，在衬底202中的隔离部件204上方形成伪栅叠层250，而且伪栅叠层250位于NMOS栅叠层240和PMOS栅叠层260之间。NMOS栅叠层240和PMOS栅叠层260中的每一个都限定在其下的衬底202的沟道区。在本实施例中，保持用于形成NMOS晶体管器的件NMOS栅叠层240，保持用于形成PMOS晶体管器件的PMOS栅叠层260，而且保持用于栅极连接和防止多晶硅图案加载效应(poly pattern loading effect)的伪栅叠层 250。
[0032]在本实施例中，衬底202是包含硅的半导体衬底。在可选实施例中，衬底202是包括晶体硅和/或锗的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括 SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 和 / 或 GaInAsP 的合金半导体；或者它们的组合。当衬底202是合金半导体时，合金半导体衬底可以具有梯度SiGe部件，其中，Si和Ge的组分的比值在梯度SiGe部件的一个位置至另一位置处是变化的。可以在硅衬底上方形成合金SiGe，和/或SiGe衬底可以产生应变。在另一可选实施例中，半导体衬底可以是绝缘体上半导体(SOI)。
[0033]衬底202根据本领域公知的设计要求(例如，P型阱或η型阱)包括各种掺杂区。掺杂区是掺杂有诸如硼或者BF2的P型掺杂物，和/或诸如磷或砷的η型掺杂物。掺杂区可以直接形成在衬底202上、P阱结构中、N阱结构中、双阱结构中或者使用凸起结构。在一些实施例中，衬底202中所包括的隔离部件204用于限定和隔离衬底202的各种有源区。隔离部件204利用诸如浅沟槽隔离(STI)或者局部硅氧化(L0C0S)的隔离技术以限定和电隔离各种区。隔离部件204包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或者它们的组合。
[0034]仍参考图2，在一些实施例中，通过循序沉积并且图案化衬底202上的栅极介电层206、栅电极层208和硬掩模层210来形成NMOS栅叠层240、伪栅叠层250和PMOS栅叠层260。在一个实例中，栅极介电层206是包括氧化娃、氮化娃、氮氧化娃、高k电介质、其他合适的介电材料或者它们的组合的薄膜。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括 L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和它们的混合物。在本实施例中，栅极介电层206是厚度在约10埃至约30埃的范围内的高k介电层。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化或者它们的组合的合适的工艺来形成栅极介电层206。栅极介电层206可以进一步包括界面层(未不出)以减小栅极介电层206和衬底202之间的损害。界面层可以包括氧化硅。
[0035]然后,在栅极介电层206上形成栅电极层208。在一些实施例中，栅电极层208包括单层或者多层结构。在本实施例中，栅电极层208包括多晶硅。而且，栅电极层208可以掺杂有相同或者不同掺杂种类的多晶娃。在一个实施例中，栅电极层208的厚度在约30nm至约60nm的范围内。可以使用诸如低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、其他合适的工艺或者它们的组合的工艺来形成栅电极层208。接下来，在栅电极层208上方形成硬掩模层210并且在硬掩模层210上形成图案化的感光层(未示出)。将感光层的图案转印至硬掩模210，然后再转印至栅电极层208和栅极介电层206以形成NMOS栅叠层240、伪栅叠层250和PMOS栅叠层260。在一些实施例中，硬掩模层210包括氧化娃。在可选实施例中，硬掩模层210包括氮化娃、氮氧化娃和/或其他合适的介电材料，并且可以使用诸如CVD或PVD的方法来形成硬掩模层210。硬掩模层210的厚度在约100埃至约800埃的范围内。此后，通过干式和/或湿式剥离工艺去除感光层。
[0036]在一些实施例中，在衬底202中形成紧邻PMOS栅叠层260的边缘的源极/漏极(S/D)部件(未示出)。在一些实施例中，源极/漏极部件的顶面高于衬底202的顶面。在一些实施例中，源极/漏极部件的顶面高于衬底202的顶面，其中，高度差介于约Inm和约IOnm之间。在可选实施例中，源极/漏极部件的顶面与衬底202的顶面基本共面。在一些实施例中，通过在衬底202中形成凹腔(未示出)然后在该凹腔中生长应变材料来形成源极/漏极部件。在一些实施例中，使用包括选择性外延生长(SEG)、循环沉积和蚀刻(CDE)、化学汽相沉积(CVD)技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他合适的外延工艺或者它们的组合的工艺来生长应变材料。在一些实施例中，应变材料具有不同于衬底202的晶格常数以在半导体器件200的沟道区产生应变或者应力，从而使能(enabel)器件的载流子迁移率以提高器件性能。
[0037]参考图1和图3，方法100进行到步骤104，对衬底202实施预非晶注入(PAI)工艺212。在一些实施例中，PAI工艺212注入衬底202并且会损害衬底202的晶格结构以形成非晶区214。在本实施例中，使用NMOS栅叠层240作为掩模在紧邻NMOS栅叠层240的相对边缘的源极/漏极(S/D)区中形成非晶区214。在本实施例中，使用没有侧壁间隔件的NMOS栅叠层240作为掩模在衬底202中形成紧邻NMOS栅叠层240的相对边缘的非晶区214。非晶区214具有厚度T(从衬底202的上表面所测量的)和横向间隔S(从NMOS栅叠层240的侧壁至非晶区214的紧邻边界所测量的)。根据设计规格来形成厚度T和横向间隔S。可以通过诸如注入能量、注入种类和/或注入剂量的PAI工艺212来控制厚度T和横向间隔S。
[0038]在一些实施例中，PAI工艺212使用诸如Ge、Ar、Xe、C、BF2、As、In的注入种类、其他合适的注入种类或者它们的组合。在本实施例中，PAI工艺212将元素周期表中第四栏中的物质种类(species)注入衬底202。在本实施例中，PAI工艺212将原子质量在约12至约72的范围内的物质种类注入衬底202。在本实施例中，由于没有紧邻NMOS栅叠层240的侧壁的间隔件，所以将注入种类的原子质量和/或注入能量控制在有限值内以保证厚度T和/或横向间隔S小于预定值。在一些实施例中，厚度T在小于约150nm的范围内。在一些实施例中，横向间隔S在小于约3nm的范围内。在本实施例中，注入物质种类的原子质量小于约28，例如硅(Si)。在一些实施例中，PAI工艺212以小于约20KeV的注入能量注入这些物质种类。在本实施例中，PAI工艺以介于约IOKeV和约20KeV之间的范围内的注入能量注入这些物质种类。在本实施例中，根据注入温度，PAI工艺212以小于约20KeV的注入能量注入Si，并且注入剂量介于约I X IO14原子/平方厘米(atoms/cm2)至约2 X IO15原子/平方厘米的范围内。在至少一个实施例中，在室温(例如，25°C)下实施PAI工艺212。在可选实施例中，通过调节离子注入机中的低温(低温度)功能在低温(例如，_60°C至-100°C )下实施PAI工艺212以提高非晶注入的效率。在一些实施例中，以从约0°C至约20°C的范围内的倾斜角来实施PAI工艺212。
[0039]在一些可选实施例中，PAI工艺212可以是多步骤注入工艺，至少包括注入工艺的第一步骤和第二步骤。分别使用第一注入能级和第二注入能级、第一注入剂量和第二注入剂量以及第一注入倾斜角和第二注入倾斜角来实施注入工艺的第一步骤和第二步骤。在至少一个实施例中，第一注入能级和第二注入能级小于约20KeV。在另一个实施例中，第一注入能级大于第二注入能级。在至少一个实施例中，第一注入剂量和第二注入剂量在IXlO14原子/平方厘米至约2 X IO15原子/平方厘米的范围内。在另一实施例中，第一注入剂量大于第二注入剂量。在一些实施例中，第一注入剂量和第二注入剂量的总剂量在约IXlO14原子/平方厘米至约2 X IO15原子/平方厘米的范围内，并且第一剂量和第二注入剂量之间的比值是在约1:1至约7: 3的范围内。在一个实施例中，第一倾斜角度和第二倾斜角度在(TC至约20°C的范围内。在另一个实施例中，第一注入倾斜角度大于第二注入倾斜角度。
[0040]参考图1和图4，方法100进行到步骤106，其中，对衬底202实施注入工艺218。在一些实施例中，注入工艺218在衬底202中注入η型杂质以紧邻NMOS栅叠层240的相对边缘形成轻掺杂源极/漏极(LDD)区220。NMOS栅叠层240用作掩模使得LDD区220基本上与相应的NMOS栅叠层240的边缘对准。在一些实施例中，在非晶区214的上部中形成LDD区220。优选地，通过在NMOS栅叠层240的邻近注入ρ型杂质在衬底202中还形成晕环/口袋区(未示出)。在本实施例中，在PAI工艺212期间和注入工艺218期间由保护层216覆盖伪栅叠层250和PMOS栅叠层260，使得紧邻伪栅叠层250或者PMOS栅叠层260的边缘没有形成非晶区或者LDD区。在一些实施例中，保护层216是图案化的光刻胶层或者硬掩模层。然后在LDD注入工艺218之后，例如，通过蚀刻工艺或者剥离工艺去除保护层216。
[0041]参考图1和图5，方法进行到步骤108，其中，在NMOS栅叠层240上方形成伪间隔件层222。在一些实施例中，在NMOS栅叠层240、PMOS栅叠层260、伪栅叠层250和衬底202上方形成伪间隔件层222。在本实施例中，伪间隔件层222包括衬里层222a和位于衬里层222a上方的间隔件层222b。例如，衬里层222a是氧化硅、氮氧化物、氮化硅、硅硼氮化物或者氮化硼。衬底层222a的厚度在约15埃至约100埃的范围内。间隔件层222b是具有不同于衬里层222a的材料的介电层。例如，间隔件层222b是氧化硅、氮氧化物、氮化硅、硅硼氮化物或者氮化硼。在一个实施例中，间隔件层222b的厚度在约100埃至约400埃的范围内，优选地，在约150埃至约300埃的范围内。在一个实施例中，衬里层222a是氧化硅并且间隔件层222b是氮化硅。可以通过使用常规的技术来形成衬里层222a和间隔件层222b，诸如PECVD、LPCVD、次大气压化学汽相沉积(SACVD)、原子层沉积(ALD)等。
[0042]参考图1和图6，方法100进行到步骤110，其中，紧邻NMOS栅叠层240的相对侧壁形成伪间隔件224。在一些实施例中，紧邻NMOS栅叠层240、伪栅叠层250和PMOS栅叠层250中每一个的相对侧壁形成伪间隔件224。伪间隔件240可以保护NMOS栅叠层240、伪栅叠层250和PMOS栅叠层260的侧壁。可选地，伪间隔件224可以用于补偿随后形成的掺杂区，诸如重掺杂源极区/漏极区。伪间隔件224包括L形间隔件224a和紧邻L形间隔件224a的外表面的D形间隔件224b。在一些实施例中，通过使用湿蚀刻工艺、干蚀刻工艺或者它们的组合图案化伪间隔件层222来形成伪间隔件224。在本实施例中，通过诸如各向异性干蚀刻工艺的干蚀刻工艺来图案化伪间隔件层222。
[0043]参考图1和图7，方法100进行到步骤112，在NMOS栅叠层240上方沉积应力膜226。在一些实施例中，在NMOS栅叠层240、伪栅叠层250、PMOS栅叠层260和衬底202上方沉积应力膜226。可以通过CVD、PVD、ALD、高密度等离子体CVD(HDPCVD)、喷镀、其他合适的方法和/或它们的组合来形成应力膜226。应力膜226包括介电材料。在一些实施例中，应力膜226包括氮化硅、氮氧化硅、SiCN和/或它们的组合。在可选实施例中，应力膜226包括氧化硅。在一些实施例中，应力膜226的厚度大于伪间隔件层222的厚度。在一些实施例中，应力膜226的厚度在约100埃至约300埃的范围内。在一些实施例中，应力膜226用于使非晶区214再结晶的后续退火工艺中提供张应力。
[0044]参考图1和图8，方法100进行到步骤114，对衬底202实施退火工艺228。在一些实施例中，退火工艺228是快速热退火(RTA)工艺、尖峰RTA工艺或者毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)。在至少一个实施例中，退火工艺228包括在约600°C至约750°C的范围内的温度下实施的RTA工艺，持续约10秒至约5分钟的时钟周期。在可选实施例中，退火工艺228包括在约990°C至约1050°C的范围内的温度下实施的尖峰RTA工艺，持续约0.2秒至约2秒的时钟周期。在可选实施例中，退火工艺228可以进一步包括预热步骤以最小化(或甚至消除)射程末端(end of range,E0R)缺陷。在一些实施例中,可以在约400°C至约700°C的范围内的温度下执行预热步骤。在一些实施例中，可以执行预热步骤约10秒至约5分钟的范围内的时间周期。在本实施例中，在约550°C的温度下执行预热步骤持续约30秒。
[0045]在退火工艺228期间，由于非晶区214再结晶，所以在衬底202中形成非晶区214的再结晶对应物的位错(dislocation) 230。在一些实施例中，紧邻NMOS栅叠层240的相对边缘形成位错230。在一些实施例中，衬底202被称为(100)衬底，而沿〈111〉方向形成位错230。在一些实施例中，〈111〉方向具有相对于平行衬底202的表面的基准水平面所测量的角度Θ，该角度在约25度至约45度的范围。在本实施例中，位错230的〈111〉方向具有约35度的角度Θ。在夹断点232处开始形成位错230。夹断点232具有自衬底202的上表面所测量的深度D。在一些实施例中，夹断点232的深度D在约IOnm至约150nm的范围内。在本实施例中，夹断点232的深度D在约IOnm至约30nm的范围内。夹断点232具有自NMOS栅叠层240的邻近的栅极边缘所测量的水平缓冲区(距离)P。根据设计规格形成水平缓冲区P和深度D，并且水平缓冲区P和深度D是退火工艺228的函数。在一些实施例中，夹断点232的水平缓冲区P在约_5nm至约IOnm的范围内(表示夹断点232位于NMOS栅叠层240下方)。在本实施例中，夹断点232的水平缓冲区P在约Onm至约5nm的范围内。在本实施例中，夹断点232的水平缓冲区P小于约3nm。优选地，夹断点232的水平缓冲区P小于约lnm。可以形成夹断点232使得夹断点没有被设置在由NMOS栅叠层240限定的衬底202中的沟道区内。
[0046]参考图1和图9，方法100进行到步骤110，从衬底202去除应力膜226。例如，通过使用磷酸或者氢氟酸的湿蚀刻或者使用合适的蚀刻剂的干蚀刻来去除应力膜226。
[0047]根据所公开的实施例，用于NMOS栅叠层的位错的优点在于用于NMOS器件的形成在有源区内的位错可以改善NMOS栅叠层的沟道区内的应力从而提高器件运行速度。在紧邻NMOS栅叠层形成侧壁间隔件之前，用于形成位错的所公开的工艺可以提供在靠近NMOS的沟道区所形成位错，因此提高了应力/应变效应。而且，公开了用于使用具有一定注入能量的所设计的物质种类形成位错的方法，以防止NMOS中的负距离。因此，公开的实施例在沟道区中提供了增加的应力水平，从而在没有由负距离所导致的电流拥挤问题的根源的情况下，提高了高运行速度所需要的一个NMOS器件的载流子迁移率。应该理解，不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都需要具备的。
[0048]半导体器件可以经历进一步的CMOS或者MOS工艺处理以形成各种部件。例如，方法100可以继续进行以形成主要间隔件。还可以形成诸如硅化物区的接触部件。接触部件包括诸如硅化镍(NiSi)、硅化镍钼(NiPtSi)、硅化镍钼锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化钼(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)的硅化物材料，其他合适的导电材料和/或它们的组合。可以通过包括沉积金属层、对金属层进行退火的工艺来形成接触部件，使得金属层能够与硅反应形成硅化物，然后去除未反应的金属层。可以在衬底上进一步形成层间介电(ILD)层并且进一步对衬底施加化学机械抛光(CMP)工艺以平坦化衬底。而且，在形成ILD层之前，可以在栅极结构的顶部上形成接触蚀刻停止层(CESL)。
[0049]在一个实施例中，在最终器件中，NMOS栅叠层、伪栅叠层和PMOS栅叠层保留有多晶硅。在另一个实施例中，实施栅极替换工艺(或后栅极工艺)，其中，用金属栅极替换多晶娃NMOS栅叠层和多晶娃PMOS栅叠层中的每一个。例如，金属栅极可以替换NMOS栅叠层240和PMOS栅叠层260的栅叠层(S卩，多晶硅栅叠层)。金属栅极包括衬里层、功函层、导电层、金属栅极层、填充层、其他合适的层和/或它们的组合。各种层包括诸如铝、铜、钨、钛、钽、铝钽、氮化铝钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金的任何合适的材料，其他合适的材料和/或它们的组合。
[0050]后续的处理可以在衬底上进一步形成被配置为连接半导体器件的各种部件或者结构的各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)。额外的部件可以提供与器件的电互连件。例如，多层互连件包括诸如常规的通孔或者接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以应用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双镶嵌工艺以形成铜相关的多层互连结构。
[0051]本发明的半导体器件可以用在各种应用中，诸如数字电路、成像传感器件、异质半导体器件、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)和/或其他微电子器件(本文中统称为微电子器件)。当然，本发明的方面还可应用和/或易于适用于包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管的其他种类的晶体管，并且可以被应用到包括传感器单元、存储单元、逻辑单元等的许多不同的应用中。
[0052]在一个实施例中，一种方法包括:在衬底上方形成NMOS栅极结构，紧邻NMOS栅极结构在衬底中形成非晶区，在非晶区中形成轻掺杂的源极/漏极(LDD)区，在NMOS栅极结构上方沉积应力膜，实施退火工艺以及去除应力膜。
[0053]在另一个实施例中，一种制造半导体器件的方法包括:在衬底上方形成NMOS栅极结构和PMOS栅极结构，在PMOS栅极结构上方形成保护件，实施注入工艺以紧邻NMOS的相对侧壁在衬底中形成非晶区，在非晶区中形成轻掺杂源极/漏极(LDD)区，紧邻NMOS栅极结构和PMOS栅极结构的侧壁形成间隔件，在间隔件、NMOS栅极结构和PMOS栅极结构上方沉积应力膜，实施退火工艺以使非晶区再结晶，以及去除应力膜。
[0054]在又一个实施例中，一种半导体器件包括:位于衬底上方的NMOS栅极结构和在衬底中紧邻NMOS栅极结构的边缘的位错。该位错具有小于约3nm的距离。
[0055]为了实施本发明不同的部件，以上公开内容提供了许多不同的实施例或者实例。以上描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。因此，在不背离本发明的范围的情况下，可以以与本文所示的实施例不同的方式布置、结合或者配置本文所公开的部件。
[0056]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种方法，包括: 在衬底上方形成NMOS栅极结构； 紧邻所述NMOS栅极结构在所述衬底中形成非晶区； 在所述非晶区中形成轻掺杂源极/漏极(LDD)区； 在所述NMOS栅极结构上方沉积应力膜； 实施退火工艺；以及 去除所述应力膜。
2.根据权利要求1所述的方法，进一步包括: 在形成所述非晶区之后，在所述NMOS栅极结构和所述衬底上方形成伪间隔件层；以及 图案化所述伪间隔件层以紧邻所述NMOS栅极结构的侧壁形成间隔件。
3.根据权利要求2所述的方法，其中，所述伪间隔件层包括间隔件层和衬里层。
4.根据权利要求1所述的方法，其中，所述退火工艺在所述衬底中紧邻所述NMOS栅极结构形成位错。
5.根据权利要求4所述的方法，其中，所述位错的深度小于约30nm。
6.根据权利要求4所述的方法，其中，所述位错的距离小于约5nm。
7.根据权利要求1所述的方法，其中，使用注入工艺用原子质量小于约28的物质来形成所述非晶区。
8.根据权利要求1所述的方法，其中，使用注入工艺用硅(Si)物质来形成所述非晶区。
9.一种制造半导体器件的方法，包括: 在衬底上方形成NMOS栅极结构和PMOS栅极结构； 在所述PMOS栅极结构上方形成保护件； 实施注入工艺以紧邻所述NMOS栅极结构的相对边缘在所述衬底中形成非晶区； 在所述非晶区中形成轻掺杂源极/漏极(LDD)区； 紧邻所述NMOS栅极结构和所述PMOS栅极结构的侧壁形成间隔件； 在所述间隔件、所述NMOS栅极结构和所述PMOS栅极结构上方沉积应力膜； 实施退火工艺以使所述非晶区再结晶；以及 去除所述应力膜。
10.一种半导体器件，包括: NMOS栅极结构，位于衬底上方；以及 位错，紧邻所述NMOS栅极结构的边缘位于所述衬底中，所述位错的距离小于约3nm。
【文档编号】H01L21/336GK103855028SQ201310064436
【公开日】2014年6月11日 申请日期:2013年2月28日 优先权日:2012年12月4日
【发明者】王参群, 方子韦 申请人:台湾积体电路制造股份有限公司