芯片结构及多芯片堆迭封装的制作方法
【专利摘要】一种芯片结构及多芯片堆迭封装，其中芯片结构包括一芯片、至少一转接板以及多个第一连接端子。芯片具有一主动表面、相对主动表面的一背面上以及多个分别连接主动表面及背面的侧表面。芯片包括至少一配置于主动表面上的焊垫以及至少一配置于背面上的接垫。转接板实质上平行于其中一个侧表面设置。转接板包括一基材以及一配置于基材上的导线图案，且导线图案位于基材与芯片之间。第一连接端子设置于芯片与转接板之间。焊垫透过第一连接端子以及导线图案电性连接至接垫。
【专利说明】芯片结构及多芯片堆迭封装
【技术领域】
[0001]本发明是有关于一种芯片结构及多芯片堆迭结构，且特别是有关于一种上下电性导通的芯片结构及多芯片堆迭结构。
【背景技术】
[0002]在现今的信息社会中，使用者均是追求高速度、高品质、多功能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(mult1-chip module, MCM)的封装设计概念、芯片尺寸构装(chip scale package,CSP)的封装设计概念及堆迭型多芯片封装设计的概念等。此外,三维集成电路构装(3D IC integration)技术也成为现今电子封装技术的趋势之一。
[0003]详细而言，三维集成电路构装技术为提升电子产品性能的最有效架构之一，可允许多个芯片间的相互垂直迭置连结，将更多的运算能力、存储器和其他功能整合在同一极小装置内。然而，现有利用硅导通孔(Through Silicon Via ；TSV)的三维集成电路构装需要使用激光穿孔、物理气相沉积(physical vapor deposition, PVD)、等离子增强型化学气相沉积(plasma-enhanced chemical vapor deposition, PECVD)等工艺。如此一来，因为昂贵的真空、干式工艺设备和耗材等问题，导致硅导通孔的工艺成本十分昂贵。有鉴于此，如何解决三维集成电路构装技术的成本昂贵的问题是非常急迫且需要的。
【发明内容】
[0004]本发明提供一种上下电性导通的芯片结构，其工艺简单且具有低制作成本。
[0005]本发明提供一种多芯片堆迭结构，其工艺简单且无需另购额外设备而具有低制作成本。
[0006]本发明提出一种芯片结构，其包括一芯片、至少一转接板以及多个第一连接端子。芯片具有一主动表面、相对主动表面的一背面以及多个分别连接主动表面及背面的侧表面。芯片包括至少一配置于主动表面上的焊垫以及至少一配置于背面上的接垫。转接板实质上平行于其中一个侧表面设置。转接板包括一基材以及一配置于基材上的导线图案，且导线图案位于基材与芯片之间。第一连接端子设置于芯片与转接板之间。焊垫透过第一连接端子以及导线图案电性连接至接垫。
[0007]本发明提出一种多芯片堆迭封装，包括多个芯片结构，各芯片结构包括一芯片、至少一转接板以及多个第一连接端子。芯片具有一主动表面、相对主动表面的一背面以及多个分别连接主动表面及背面的侧表面。芯片包括至少一配置于主动表面上的焊垫以及至少一配置于背面上的接垫以及至少一第二连接端子。焊垫邻近于主动表面的边缘配置，而接垫邻近于背面的边缘配置。主动表面上更配置至少一迹线。迹线连接焊垫并向主动表面中心方向延伸。第二连接端子设置于迹线上。转接板实质上平行于其中一个侧表面设置。转接板包括一基材以及一配置于基材上的导线图案，且导线图案位于基材与芯片之间。第一连接端子设置于芯片与转接板间。焊垫透过第一连接端子以及导线图案电性连接至接垫。芯片结构彼此堆迭，且透过各芯片结构的第二连接端子与相邻的芯片结构形成电性连接。
[0008]本发明提出一种多芯片堆迭封装，其包括一芯片组、至少一转接板以及多个第一连接端子。芯片组包括多个芯片。芯片彼此堆迭配置。各芯片具有一主动表面及相对主动表面的一背面以及多个分别连接主动表面及背面的侧表面。各芯片包括至少一配置于主动表面上的焊垫。转接板实质上平行于各芯片的其中一个侧表面设置。转接板包括一基材以及一配置于基材上的导线图案，且导线图案位于基材与芯片组之间。第一连接端子设置于芯片组与转接板之间。芯片的焊垫透过第一连接端子以及导线图案彼此电性连接。
[0009]基于上述，本发明将具有导线图案的转接板实质上平行于芯片的侧表面设置，并将连接端子设置于芯片与转接板之间，以分别连接芯片主动表面上的焊垫及芯片背面上的接垫至转接板的导线图案。如此，芯片主动表面上的焊垫及芯片背面上的接垫可透过连接端子及转接板的导线图案所形成的电性连接路径而形成电性连接，使芯片上下电性导通，以利进行多芯片堆迭之用。
[0010]此外，本发明更可应用于多芯片堆迭封装，将转接板实质上平行于多芯片堆迭封装的芯片组的侧表面配置，并将连接端子设置于芯片组及转接板的间，以分别连接各芯片主动表面上的焊垫至转接板的导线图案。芯片组中垂直堆迭的芯片即可透过连接端子及导线图案形成电性连接。相较于现有的芯片封装技术，本发明省去了繁复的工艺步骤及昂贵的工艺设备，因此，本发明确实可有效简化工艺以及降低生产成本。
[0011]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
【专利附图】
【附图说明】
[0012]图1为依照本发明的一实施例的一种芯片结构的剖面示意图。
[0013]图2为图1的转接板的俯视示意图。
[0014]图3A为本发明的另一实施例的一种转接板的俯视示意图。
[0015]图3B为图3A的转接板的剖面示意图。
[0016]图4为依照本发明的一实施例的一种多芯片堆迭封装的剖面示意图。
[0017]图5为依照本发明的另一实施例的一种多芯片堆迭封装的剖面示意图。
[0018]图6为图5的转接板的俯视示意图。
[0019]图7为依照本发明的另一实施例的一种多芯片堆迭封装的剖面示意图。
[0020]图8为依照本发明的另一实施例的一种多芯片堆迭封装的剖面示意图。
[0021]【主要元件符号说明】
[0022]100:芯片结构
[0023]110、212:芯片
[0024]112、214:焊垫
[0025]113、115、213:迹线
[0026]114、216:接垫
[0027] 116、218:主动表面[0028]118、219:背面
[0029]119、217:侧表面
[0030]120、120a、220:转接板
[0031]122、222:导线图案
[0032]124、224:基材
[0033]126、260、270:介电层
[0034]130,230:第一连接端子
[0035]140,240:第二连接端子
[0036]200,200a,200b:多芯片堆迭封装
[0037]210:芯片组
[0038]250:承载器
[0039]D1、D3:长度
[0040]02』4:厚度/高度
【具体实施方式】
[0041]图1为依照本发明的一实施例的一种芯片结构的剖面示意图。图2为图1的转接板的俯视示意图。请同时参照图1及图2，在本实施例中，芯片结构100包括一芯片110、至少一转接板120 (绘示为两个)以及多个第一连接端子130。芯片110具有一主动表面116、相对主动表面116的一背面118以及多个分别连接主动表面116及背面118的侧表面119。芯片110包括至少一焊垫112 (绘示为两个)及至少一接垫114 (绘示为两个)。焊垫112配置于芯片110的主动表面116上,而接垫114则配置于相对主动表面116的背面118上。
[0042]承上述，各转接板120实质上平行于其中一个侧表面119设置。在本实施例中，转接板120的长度Dl实质上大于或等于芯片110的厚度D2。值得一提的是，图1绘示为两转接板120分别设置于芯片110的相对两侧表面119上，但本发明并不限制转接板120的数量以及其设置的对应侧表面119的位置。如图2所示，转接板120包括一基材124以及一导线图案122。导线图案122配置于基材124上且位于基材124与芯片110之间。第一连接端子130设置于芯片110与转接板120之间。焊垫112邻近于主动表面116的边缘配置，而接垫114邻近于背面118的边缘配置，第一连接端子130则分别连接焊垫112及接垫114至导线图案122。如此，焊垫112即可透过第一连接端子130及导线图案122电性连接至接垫114。也就是说，焊垫112及接垫114透过第一连接端子130及导线图案122所形成的电性连接路径而形成电性连接。在本实施例中，焊垫112及接垫114分别为芯片110于主动表面116及背面118上的重配线路层(redistribution layer, RDL),于主动表面116上，重配线路层更包括迹线113，迹线113连接焊垫112并向主动表面116中心方向延伸。在本实施例中，芯片110更包括至少一第二连接端子140(绘示为两个)。第二连接端子140分别设置于迹线113上，使芯片110可藉由第二连接端子140与外部电路电性连接。在本实施例中，第一连接端子130及第二连接端子140例如是锡球。
[0043]图3A为本发明的另一实施例的一种转接板的俯视示意图。图3B为图3A的转接板的剖面示意图。请同时参照图3A及图3B，本实施例的转接板120a更可包括一介电层126，配置于基材124上以覆盖导线图案122的部分区域，在此，部份区域是指导线图案122用以与第一连接端子130连接的部份以外的区域。此处介电层126的设置不仅能提供转接板120a缓冲及粘合的功效，另外也可避免移动离子(例如是钠离子)、湿气、过渡金属(例如是金、铜或银)或其他污染物的穿透或附着导致位于下方的导线图案122氧化或不当桥接。
[0044]图4为依照本发明的一实施例的一种多芯片堆迭封装的剖面示意图。请参考图4，本实施例的多芯片堆迭封装IOOa是利用多个如图1的芯片结构100相互堆迭而形成的多芯片堆迭结构。在此必须说明的是，本实施例沿用图1的实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述的实施例，本实施例不再重复赘述。如图4所示，多芯片堆迭封装IOOa包括多个芯片结构100 (绘示为两个)，各芯片结构100如前述包括一芯片110、至少一转接板120以及多个第一连接端子130。在本实施例中，各芯片110即为图1的芯片110，各芯片110的主动表面116上的焊垫112透过对应的转接板120电性连接至其背面118上的接垫114。各芯片110的主动表面116及背面118上如图4所示各配置至少一迹线113、115，其分别连接焊垫112及接垫114并分别向主动表面116及背面118的中心方向延伸，而各芯片110具有第二连接端子140设置于迹线113上。芯片结构100彼此堆迭，且透过各芯片结构100的第二连接端子140与相邻的芯片结构100形成电性连接，更具体而言，芯片结构100的第二连接端子140与相邻的芯片结构100的迹线115对应连接，以完成多芯片堆迭封装IOOa的电性传输路径。
[0045]图5为依照本发明的另一实施例的一种多芯片堆迭封装的剖面示意图。请参照图5，在本实施例中，多芯片堆迭封装200包括一芯片组210、至少一转接板220以及多个第一连接端子230。芯片组210包括多个芯片212 (绘示为两个)。芯片212彼此堆迭配置，且各芯片212具有一主动表面218、相对主动表面218的一背面219以及多个分别连接主动表面218及背面219的侧表面217。各芯片212包括至少一配置于主动表面218上的焊垫214。在本实施例中，各芯片212更包括至少一接垫216，配置于各芯片212的背面219，焊垫214邻近于主动表面218的边缘配置，而接垫216邻近于背面219的边缘配置。焊垫214及接垫216分别为芯片212于主动表面218及背面219上的重配线路层(redistributionlayer, E2L)，于主动表面218上，重配线路层更包括迹线213，迹线213连接焊垫214并向主动表面218中心方向延伸。在本实施例中，各芯片212更包括至少一第二连接端子240设置于迹线213上，以透过第二连接端子240与相邻的芯片212相互连接或与外部元件电性连接。换句话说，各芯片212的焊垫214以及与其相邻的芯片212的接垫216可透过第二连接端子240而形成电性连接。再者，转接板220实质上平行于各芯片212的其中一个侧表面217设置。转接板220的长度D3实质上大于或等于芯片组210的整体高度D4。具体而言，转接板220的长度D3可大于或等于各芯片212的厚度的总合再加上连接芯片212的第二连接端子240的高度，其中，如图5所示，D4代表各芯片212的厚度的总合再加上连接芯片212的第二连接端子240的高度。在本实施例中，图5为两转接板220分别实质上平行于芯片组210的各芯片212的相对两侧表面217，但本发明并不限制转接板220的数量以及与转接板220实质上平行的侧表面217的位置。
[0046]图6为图5的转接板的俯视示意图。请同时参照图5及图6，转接板220包括一基材224以及一导线图案222。导线图案222配置于基材224上且位于基材224与芯片组210之间。第一连接端子230设置于芯片212与转接板220之间，并分别连接焊垫214及接垫216至导线图案222。如此，焊垫214即可透过第一连接端子230及导线图案222电性连接至接垫216。在本实施例中，芯片组210的芯片212数量为两个，彼此堆迭设置，且各芯片212与其相邻的芯片212透过多个第二连接端子240连接，而第一连接端子230则分别连接各芯片212的焊垫214及芯片组210最下方的芯片212的背面219上的接垫216，意即，垂直堆迭的各芯片212透过转接板220的导线图案222及第一连接端子230分别连接各芯片212的焊垫214及接垫216而形成电性导通。在本实施例中，第一连接端子230及第二连接端子240例如是锡球。此外，本实施例的转接板220亦可如前一实施例所述具有一介电层，配置于基材224上以覆盖导线图案222的部分区域，不仅能提供转接板220缓冲及黏合的功效，也可以避免移动离子(例如是钠离子)、湿气、过渡金属(例如是金、铜或银)或其他污染物的穿透或附着导致位于下方的导线图案222氧化或不当桥接。在本实施例中，多芯片堆迭封装200更包括一承载器250，以供芯片组210设置于其上，芯片组210最下方的芯片212的背面219也设置有第二连接端子240分别连接接垫216，以使芯片组210透过第二连接端子240电性连接承载器250。在本实施例中，承载器例如为基板、导线架、印刷电路板
坐寸ο
[0047]图7为依照本发明的另一实施例的一种多芯片堆迭封装的剖面示意图。在此必须说明的是，本实施例沿用图5的实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述的实施例，本实施例不再重复赘述。请参考图7，本实施例的多芯片堆迭封装200a与图5的多芯片堆迭封装200相似，惟二者主要差异之处在于:本实施例的多芯片堆迭封装200a，其芯片组210的芯片212是以背面219彼此面对而设置，并且是利用介电层260将芯片212彼此间隔且连接。也就是说，本实施例将介电层260设置于任两背对背的相邻芯片212间，以连接芯片212。在本实施例中，芯片组210包括两芯片212，而焊垫214分别设置于各芯片212的主动表面218上。
[0048]如此设置，其对应的转接板220则可利用两个第一连接端子230分别连接两芯片212主动表面218上的焊垫214至导线图案222，以使两芯片212形成电性连接。在本实施例中，各芯片212的主动表面218上可进一步包括至少一迹线213，迹线213连接焊垫214并向主动表面218中心方向延伸。芯片212更包括第二连接端子240设置于迹线213上，使芯片组210可透过第二连接端子240电性连接至承载板250上或与其他元件电性连接。
[0049]图8为依照本发明的另一实施例的一种多芯片堆迭封装的剖面示意图。在此必须说明的是，本实施例沿用图7的实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述的实施例，本实施例不再重复赘述。请参考图8，本实施例的多芯片堆迭封装200b与图7的多芯片堆迭封装200a相似，惟二者主要差异之处在于:本实施例的介电层270是设置于任两相邻的芯片212之间以及转接板220与芯片组210之间。更具体而言，本实施例的介电层270除了设置于任两相邻的芯片212之间，更可填充于转接板220与芯片组210之间的缝隙，以覆盖导线图案222的部分区域。在此，部份区域指导线图案222用以与第一连接端子230连接的部分以外的区域。因此，介电层270除了用以连接任两相邻的芯片212及连接板220、提供缓冲的功效，更可避免移动离子(例如是钠离子)、湿气、过渡金属(例如是金、铜或银)或其他污染物的穿透或附着导致位于下方的导线图案222氧化或不当桥接。[0050]综上所述，本发明将具有导线图案的转接板实质上平行于芯片的侧表面配置，并将连接端子设置于芯片及转接板之间，以分别连接芯片主动表面上的焊垫及芯片背面上的接垫至转接板的导线图案。如此，芯片主动表面上的焊垫及芯片背面上的接垫可透过连接端子及转接板的导线图案所形成的电性连接路径而形成电性连接，使芯片上下电性导通。
[0051]除此之外，本发明更可应用于多芯片堆迭封装，将转接板实质上平行于多芯片堆迭封装的芯片组的侧表面配置，并将连接端子设置于芯片组及转接板之间，以使芯片组中垂直堆迭的芯片可透过连接端子及转接板上的导线图案电性连接。相较于现有芯片封装技术，本发明省去了繁复的工艺步骤及昂贵的工艺设备，因此，本发明确实可有效简化工艺以及降低生产成本。
[0052]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。
【权利要求】
1.一种芯片结构，包括: 一芯片，具有一主动表面、相对该主动表面的一背面以及多个分别连接该主动表面及该背面的侧表面，该芯片包括至少一配置于该主动表面上的焊垫以及至少一配置于该背面上的接垫； 至少一转接板，实质上平行于其中一个侧表面设置，该转接板包括一基材以及一配置于该基材上的导线图案，且该导线图案位于该基材与该芯片之间；以及 多个第一连接端子，设置于该芯片与该转接板之间，其中该焊垫透过该多个第一连接端子以及该导线图案电性连接至该接垫。
2.如权利要求1所述的芯片结构，其特征在于，该焊垫邻近于该主动表面的边缘配置，而该接垫邻近于该背面的边缘配置，该主动表面上更配置至少一迹线，该迹线连接该焊垫并向该主动表面中心方向延伸。
3.如权利要求2所述的芯片结构，其特征在于，该芯片更包括至少一第二连接端子，设置于该迹线上。
4.如权利要求1所述的芯片结构，其特征在于，该转接板更包括一介电层，配置于该基材上以覆盖该导线图案的部分区域，且该介电层位于该基材与该芯片之间。
5.如权利要求1所述的芯片结构，其特征在于，该转接板的长度实质上大于或等于该芯片的厚度。
6.一种多芯片堆迭封装，包括多个如权利要求3所述的芯片结构，该多个芯片结构彼此堆迭，且透过各该芯片结构的该至少一第二连接端子与相邻的该芯片结构形成电性连接。`
7.如权利要求6所述的多芯片堆迭封装，其特征在于，各该转接板更包括一介电层，配置于各该基材上以覆盖对应的该导线图案的部分区域，且各该介电层位于对应的该基材与对应的该芯片之间。
8.如权利要求6所述的多芯片堆迭封装，其特征在于，各该转接板的长度实质上大于或等于对应的各该芯片的厚度。
9.一种多芯片堆迭封装，包括: 一芯片组，包括多个芯片，该多个芯片彼此堆迭配置，各该芯片具有一主动表面、相对该主动表面的一背面以及多个分别连接该主动表面及该背面的侧表面，各该芯片包括至少一配置于该主动表面上的焊垫； 至少一转接板，实质上平行于各该芯片的其中一个侧表面设置，该转接板包括一基材以及一配置于该基材上的导线图案，且该导线图案位于该基材与该芯片组之间；以及 多个第一连接端子，设置于该芯片组与该转接板之间，其中该多个芯片的该多个焊垫透过该多个第一连接端子以及该导线图案彼此电性连接。
10.如权利要求9所述的多芯片堆迭封装，其特征在于，各该芯片更包括至少一接垫，设置于各该芯片的该背面，该多个焊垫透过该多个第一连接端子以及该导线图案至少电性连接至该芯片组最下方的该芯片的该接垫。
11.如权利要求10所述的多芯片堆迭封装，其特征在于，该焊垫邻近于各该芯片的该主动表面的边缘配置，而该接垫邻近于该背面的边缘配置，各该芯片的该主动表面上进一步配置至少一迹线，该迹线连接该焊垫并向该主动表面中心方向延伸。
12.如权利要求11所述的多芯片堆迭封装，其特征在于，各该芯片更包括至少一第二连接端子，该第二连接端子设置于该迹线上且分别连接各该芯片的该焊垫至与其相邻的该芯片的该接垫。
13.如权利要求9所述的多芯片堆迭封装，其特征在于，该转接板更包括一介电层，配置于该基材上以覆盖该导线图案的部分区域，且该介电层位于该基材与该多个芯片之间。
14.如权利要求9所述的多芯片堆迭封装，其特征在于，更包括一介电层，配置于任两相邻的该多个芯片间，以连接该多个芯片。
15.如权利要求9所述的多芯片堆迭封装，其特征在于，该转接板的长度实质上大于或等于该芯片组的整体高度。`
【文档编号】H01L23/488GK103872004SQ201310080343
【公开日】2014年6月18日 申请日期:2013年3月13日 优先权日:2012年12月10日
【发明者】廖宗仁 申请人:南茂科技股份有限公司