半导体器件的制造方法
【专利摘要】本发明提供了一种半导体器件的制造方法，包括以下步骤：提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述PMOS区域上形成有PMOS栅极，在所述PMOS栅极的侧壁上形成第一氧化硅层，在所述第一氧化硅上形成第一氮化硅层，在所述第一氮化硅层上形成第二氧化硅层，在所述第二氧化硅层上形成第二氮化硅层，在所述PMOS区域刻蚀形成凹陷，在所述凹陷中形成锗硅应力层，除去第二氧化硅层和第二氮化硅层，其中，所述第一氧化硅层的厚度大于40埃。在本发明提供的半导体器件的制造方法中，增大了第一氧化硅层的厚度，能够保证工艺过程中不会暴露出锗硅（SiGe）应力层，进而避免锗硅（SiGe）应力层与剥离液发生反应，造成锗硅（SiGe）应力层损伤。
【专利说明】半导体器件的制造方法
【技术领域】
[0001] 本发明涉及半导体制造【技术领域】，特别涉及一种半导体器件的制造方法。
【背景技术】
[0002] 随着半导体器件尺寸的日益缩小，依靠传统的减薄栅氧化层厚度的方法已经不能 满足发展需求。于是，人们不得不通过其它方法来改善器件性能，比如应力增强技术。应 力增强技术通过向沟道区施加应力，提高载流子的迁移率。目前，半导体制造中采用锗硅 (SiGe)作为压应力材料来提高PM0S的性能。通常的做法是用锗硅（SiGe)代替传统的硅 (Si)，在PM0S的源/漏区通过选择性外延生长形成锗硅（SiGe)应力层。
[0003] 锗硅（SiGe)是硅（Si)和锗（Ge)组成的半导体合金材料，其中，锗（Ge)的原子半 径比硅（Si)的原子要大，当锗（Ge)掺入硅（Si)中后，源漏区会产生压应力。对沟道而言， 会受到压应力的影响。PM0S的空穴在压应力的作用下，迁移率会大大加快，从而提高器件性 能。随着锗硅（SiGe)技术的发展，锗硅（SiGe)中锗（Ge)的含量也随之提高。集成电路制 造中采用的锗硅（SiGe )的锗（Ge )含量也越来越高，目前所采用的锗硅（SiGe )的锗（Ge )含 量已经超过40%。
[0004] 但是，在半导体器件制造过程中发现，选择性外延生长的锗硅（SiGe)应力层经常 出现不同程度的损伤，锗硅（SiGe)应力层中的锗（Ge)含量越高，锗硅（SiGe)应力层的损伤 越严重。一旦锗硅（SiGe)应力层发生损伤，会使得沟道内的应力减弱，影响晶体管的性能。
【发明内容】
[0005] 本发明的目的在于提供一种半导体器件的制造方法，以解决现有的半导体器件在 制造过程中锗硅应力层损伤的问题。
[0006] 为解决上述技术问题，本发明提供一种半导体器件的制造方法，所述半导体器件 的制造方法包括以下步骤：
[0007] 提供半导体衬底，所述半导体衬底包括PM0S区域和NM0S区域，所述PM0S区域上 形成有PM0S栅极；
[0008] 在所述PM0S栅极的侧壁上形成第一氧化硅层；
[0009] 在所述第一氧化硅上形成第一氮化硅层；
[0010] 在所述第一氮化硅层上形成第二氧化硅层；
[0011] 在所述第二氧化硅层上形成第二氮化硅层；
[0012] 在所述PM0S区域形成凹陷，在所述凹陷中形成锗硅应力层；
[0013] 除去第二氧化硅层和第二氮化硅层；
[0014] 其中，所述第一氧化硅层的厚度大于40埃。
[0015] 优选的，在所述的半导体器件的制造方法中，所述第一氧化硅层包括若干个氧化 硅子层，氧化硅子层的数量是2层或3层。
[0016] 优选的，在所述的半导体器件的制造方法中，所述第一氧化硅层包括两层氧化硅 子层，其中，远离PMOS栅极的氧化硅子层比靠近PMOS栅极的氧化硅子层厚。
[0017] 优选的，在所述的半导体器件的制造方法中，靠近PM0S栅极的氧化硅子层的厚度 为20埃?30埃，远离PM0S栅极的氧化硅子层的厚度为20埃?50埃。
[0018] 优选的，在所述的半导体器件的制造方法中，所述第一氧化硅层是通过热氧化和 化学气相沉积工艺形成的。
[0019] 优选的，在所述的半导体器件的制造方法中，所述锗硅应力层是通过外延生长工 艺形成的。
[0020] 优选的，在所述的半导体器件的制造方法中，进一步包括：形成所述锗硅应力层之 后，在所述锗硅应力层上形成帽层。
[0021] 优选的，在所述的半导体器件的制造方法中，进一步包括：除去第二氧化硅层之 后，执行LDD注入。
[0022] 优选的，在所述的半导体器件的制造方法中，所述PM0S栅极采用的材料是无定形 硅。
[0023] 发明人发现，造成现有的半导体器件的锗硅应力层损伤原因在于，制造过程中多 次使用剥离液，剥离液腐蚀锗硅（SiGe)应力层上遮盖的氧化硅层，使得锗硅（SiGe)应力层 直接暴露出来，锗硅（SiGe)应力层会与后续工艺中的剥离液发生反应，造成锗硅（SiGe)应 力层损伤。在本发明提供的半导体器件的制造方法中，增大了第一氧化硅层的厚度，能够保 证工艺过程中不会暴露出锗硅（SiGe)应力层，进而避免锗硅（SiGe)应力层与剥离液发生 反应，造成锗硅（SiGe)应力层损伤。
【专利附图】
【附图说明】
[0024] 图1是现有技术中半导体器件在锗硅外延生长后的结构示意图；
[0025] 图2是现有技术中半导体器件在LDD注入后的结构示意图；
[0026] 图3是本发明实施例的半导体器件的制造方法的工艺流程图；
[0027] 图4是本发明实施例的半导体器件在锗硅外延生长后的结构示意图；
[0028] 图5是本发明实施例的半导体器件在LDD注入后的结构示意图。
【具体实施方式】
[0029] 以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详 细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均 采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例 的目的。
[0030] 现有的半导体器件的制造过程中锗硅应力层受损，造成器件性能下降。发明人对 此进行了深入的研究，发现造成现有的半导体器件在制造过程中锗硅应力层受损的原因在 于，半导体器件形成锗硅（SiGe)应力层之后，还需要经过多次酸液剥离，酸液剥离过程中剥 离液逐渐腐蚀锗硅（SiGe)应力层上的氧化硅层，使得锗硅（SiGe)应力层暴露出来直接与 剥离液接触，剥离液与锗硅（SiGe)发生反应，造成锗硅（SiGe)应力层损伤。
[0031] 请参考图1，其为现有技术中半导体器件在锗硅外延生长后的结构示意图，如图1 所示，半导体衬底包括PM0S区域和NM0S区域，PM0S区域上形成有PM0S栅极10。在PM0S 栅极10的侧壁上依次形成了第一氧化娃层11和第一氮化娃层12,之后在第一氮化娃层12 上依次形成了第二氧化硅层13和第二氮化硅层14,其中，第一氧化硅层11的厚度一般为 20埃?30埃。之后，在PMOS区域通过刻蚀形成凹陷，在凹陷中通过选择性外延生长形成了 锗硅（SiGe)应力层15。形成锗硅（SiGe)应力层15之后，在所述锗硅应力层15上形成帽 层16,所述帽层16和第一氧化硅层11遮盖在锗硅（SiGe)应力层15的上面。
[0032] 接着，依次除去第二氮化硅层14和第二氧化硅层13。除去第二氮化硅层14时，需 要使用高温磷酸（Η 3Ρ04)和标准清洗液（SC1)，高温磷酸（Η3Ρ04)和标准清洗液（SCI)会腐 蚀锗硅（SiGe)应力层15上面遮盖的第一氧化硅层11和第二氧化硅层13,使得锗硅（SiGe) 应力层10暴露出来。之后用稀释的氢氟酸（HF)和标准清洗液（SCI)除去第二氧化硅层13 时，锗硅（SiGe)应力层15就会直接接触氢氟酸（HF)和标准清洗液（SCI)，并与氢氟酸（HF) 和标准清洗液（SCI)发生反应，发生腐蚀。
[0033] 除去第二氮化硅层14和第二氧化硅层13之后，进行LDD注入工艺。LDD注入工艺 中会采用SPM或者臭氧水（DI03)以及标准清洗液（SCI)除去光刻胶，此时锗硅（SiGe)应力 层10也会与剥离液反应，导致锗硅（SiGe)应力层15进一步损伤。如图2所示，LDD注入 后，靠近帽层16两侧的锗硅（SiGe)应力层15被腐蚀掉了。
[0034] 为了解决上述问题，本申请提出了如下技术方案：
[0035] 请参考图3,其为本发明实施例半导体器件的制造方法的工艺流程图。如图3所 示，所述半导体器件的制造方法包括：
[0036] 提供半导体衬底，所述半导体衬底包括PM0S区域和NM0S区域，所述PM0S区域上 形成有PM0S栅极20 ;
[0037] 在所述PM0S栅极20的侧壁上形成第一氧化硅层21 ;
[0038] 在所述第一氧化娃层上形成第一氮化娃层22 ;
[0039] 在所述第一氮化硅层22上形成第二氧化硅层23 ;
[0040] 在所述第二氧化硅层23上形成第二氮化硅层24 ;
[0041] 在所述PM0S区域形成凹陷，在所述凹陷中形成锗硅应力层25 ;
[0042] 除去第二氧化硅层23和第二氮化硅层24 ;
[0043] 其中，所述第一氧化硅层的厚度大于40埃。
[0044] 具体的，半导体衬底包括PM0S区域和NM0S区域，在PM0S区域上形成有PM0S栅极 20，PM0S栅极20采用的材料是无定形硅。首先，在PM0S栅极20的侧壁上通过热氧化和化 学气相沉积工艺形成第一氧化娃层21，以修复无定形刻蚀造成的缺陷。接着，在第一氧化娃 层21上形成第一氮化硅层22,在第一氮化硅层22上形成第二氧化硅层23,在第二氧化硅 层23上形成第二氮化硅层24。之后，在所述PM0S区域刻蚀形成凹陷，通过选择性外延生长 工艺在凹陷中形成锗硅（SiGe)应力层25。最后，依次除去第二氮化硅层24和第二氧化硅 层23。
[0045] 其中，第一氧化硅层21包括若干个氧化硅子层，氧化硅子层的数量最好是2层或 3层。在本实施例中，第一氧化硅层21包括两层氧化硅子层，具体的，包括第一层氧化硅子 层30及第二层氧化硅子层40,其中，所述第一层氧化硅子层30形成于所述PM0S栅极20的 侧壁上，厚度为20埃?30埃。所述第二层氧化硅子层40形成于所述第一层氧化硅子层30 上，厚度为20埃?50埃。可见，第二层氧化硅子层40比第一层氧化硅子层30要厚，第一 氧化硅层21的厚度超过40埃。
[0046] 第一氧化硅层21的形成工艺可以采用本领域技术人员熟知的任何现有技术，优 选的为热氧化和化学气相沉积工艺。本实施例中，第一层氧化硅子层30和第二层氧化硅子 层40采用相同的工艺，都是通过热氧化和化学气相沉积工艺形成的。
[0047] 在本发明的其他实施例中，第一氧化硅层21可以是单独的一层氧化硅层，也可以 包括更多层氧化硅子层，例如，包括三层氧化硅子层、四层氧化硅子层或者五层氧化硅子 层。只要第一氧化硅层21的厚度足够厚，超过40埃即可。
[0048] 本发明实施例中提供的半导体器件的制造方法进一步包括：形成所述锗硅应力层 25之后，在所述锗硅应力层25上形成帽层26。形成帽层26之后，通过湿法刻蚀方式依次 除去第二氮化硅层24和第二氧化硅层23。其中，除去第二氮化硅层24时采用的剥离液是 150°C到170°C的H3P04和30°C到40°C的标准清洗液SC1，其中，标准清洗液SCI的成分比 例是1份氨水、1到4倍的双氧水、5到200倍的水，剥离时间大约2?5分钟。除去第二氧 化硅层23的剥离液是稀释的氢氟酸（HF)和标准清洗液SC1，剥离时间大约2?5分钟。
[0049] 本发明实施例中提供的半导体器件的制造方法进一步包括：除去第二氧化硅层 23之后，执行LDD注入。在LDD注入工艺过程中，采用120°C?130°C的SPM或者臭氧水 (DI03)以及30°C?40°C的标准清洗液SCI除去光刻胶，其中，SPM的成分比例是1份双氧 水、5到6倍的硫酸，剥离时间为2?5分钟。
[0050] 接着，通过后续工艺完成整个半导体器件的制造，后续工艺与传统的工艺相同。
[0051] 请继续参考图4,其为本发明实施例的半导体器件在锗硅外延生长后的结构示意 图，如图4所示，PM0S栅极20的侧壁上依次形成了第一氧化硅层21、第一氮化硅层22、第 二氧化娃层23和第二氮化娃层24。其中，第一氧化娃层21由第一层氧化娃子层30和第二 层氧化硅子层40组成，第一氧化硅子层30的厚度为20埃?30埃，第二层氧化硅子层40 的厚度为20埃?50埃。由此可见，第一氧化硅层21的厚度为40埃?80埃。现有技术中 PM0S栅极10侧壁上的第一氧化硅层11厚度一般20埃?30埃，而本发明实施例中PM0S栅 极20侧壁上的第一氧化硅层21的厚度是40埃?80埃，遮盖在锗硅（SiGe)应力层25上 的第一氧化硅层21的厚度大大增加了。
[0052] 第二氮化硅层24湿法刻蚀时，高温磷酸（(Η3Ρ04)和标准清洗液SCI虽然会与第 一氧化硅层21发生反应，但是由于第一氧化硅层21比较厚，不会被完全腐蚀暴露出锗硅 (SiGe)应力层25。后续第二氧化硅层23湿法刻蚀和LDD注入工艺中的湿法清洗，也不会完 全腐蚀第一氧化硅层21。请继续参考图5,其为本发明实施例的半导体器件在LDD注入后 的结构示意图，如图5所示，LDD注入工艺完成后，第一氧化硅层21依然覆盖在锗硅（SiGe) 应力层25的上面，帽层26和第一氧化硅层21能够保护锗硅（SiGe)应力层25,使其不与剥 离液接触。
[0053] 综上，在本发明实施例提供的半导体器件的制造方法中，遮盖在锗硅（SiGe)应力 层上的氧化硅层比较厚，工艺过程中所述氧化硅层不会被完全腐蚀，进而避免锗硅（SiGe) 应力层暴露出来与剥离液发生反应，造成锗硅（SiGe)应力层损伤，从而提高了半导体器件 的性能。
[0054] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明 领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
【权利要求】
1. 一种半导体器件的制造方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述PMOS区域上形成 有PMOS栅极； 在所述PMOS栅极的侧壁上形成第一氧化硅层； 在所述第一氧化娃上形成第一氮化娃层； 在所述第一氮化硅层上形成第二氧化硅层； 在所述第二氧化硅层上形成第二氮化硅层； 在所述PMOS区域形成凹陷，在所述凹陷中形成锗硅应力层； 除去第二氧化硅层和第二氮化硅层； 其中，所述第一氧化硅层的厚度大于40埃。
2. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一氧化硅层包括 若干个氧化硅子层，氧化硅子层的数量是2层或3层。
3. 如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一氧化硅层包括 两层氧化硅子层，其中，远离PMOS栅极的氧化硅子层比靠近PMOS栅极的氧化硅子层厚。
4. 如权利要求3所述的半导体器件的制造方法，其特征在于，靠近PMOS栅极的氧化硅 子层的厚度为20埃?30埃，远离PMOS栅极的氧化硅子层的厚度为20埃?50埃。
5. 如权利要求1至4任一项所述的半导体器件的制造方法，其特征在于，所述第一氧化 硅层是通过热氧化和化学气相沉积工艺形成的。
6. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述锗硅应力层是通过 外延生长工艺形成的。
7. 如权利要求1所述的半导体器件的制造方法，其特征在于，进一步包括：形成所述锗 硅应力层之后，在所述锗硅应力层上形成帽层。
8. 如权利要求1所述的半导体器件的制造方法，其特征在于，进一步包括：除去第二氧 化硅层之后，执行LDD注入。
9. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述PMOS栅极采用的材 料是无定形娃。
【文档编号】H01L21/316GK104103590SQ201310130298
【公开日】2014年10月15日 申请日期:2013年4月15日 优先权日:2013年4月15日
【发明者】刘焕新 申请人:中芯国际集成电路制造(上海)有限公司