半导体存储器件及其制造方法
【专利摘要】本发明公开了一种半导体存储器件，所述半导体存储器件包括：多个辅助图案，所述多个辅助图案形成在半导体衬底之上；多个栅极线图案，所述多个栅极线图案彼此平行地布置在所述多个辅助图案之间的半导体衬底之上；以及气隙，所述气隙形成在所述多个栅极线图案之间、以及所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。
【专利说明】半导体存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月8日提交的申请号为10-2012-0086886的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体存储器件及其制造方法，更具体而言，涉及一种包括气隙的半导体存储器件及其制造方法。
【背景技术】
[0004]半导体存储器件包括配置成储存数据的多个存储器单元和配置成执行各种操作的器件。高密度集成技术在实现半导体存储器件的大数据容量和轻重量方面已然变得必要。具体地，由于存储器单元在半导体芯片中占据大的空间，因此存储器单元的尺寸减小已成为问题。
[0005]在半导体存储器件之中，NAND快闪存储器件包括以存储串为单位布置的存储器单元。包括绝缘材料的隔离层填充在这些存储串之间，即在隔离区。隔离层起阻挡相邻存储串之间的电学影响(例如，相邻存储串之间之间的干扰)的作用。
[0006]然而，随着半导体存储器件的集成度的增加，包括绝缘材料的隔离层在阻挡存储串之间的干扰方面存在限制，这会劣化半导体存储器件的可靠性。
【发明内容】
[0007]本发明的示例性实施例涉及一种半导体存储器件及其制造方法，在所述半导体存储器件中，由于辅助图案布置在栅极线图案的两个端部，因此在沉积层间绝缘层的后续工艺期间，在栅极线图案之间形成气隙，并且在每个栅极线图案与每个辅助图案之间形成气隙。
[0008]本发明的另一个示例性实施例涉及一种半导体存储器件及其制造方法，在所述半导体存储器件中，由于相邻的栅极线图案具有彼此不同的长度，所以在沉积层间绝缘层的后续工艺期间，在栅极线图案之间形成气隙，并且气隙还被形成为具有比相邻的栅极线图案之中的较短栅极线图案大的长度。
[0009]根据本发明的一个示例性实施例，一种半导体存储器件可以包括:多个辅助图案，所述多个辅助图案形成在半导体衬底之上；多个栅极线图案，所述多个栅极线图案彼此平行地布置在半导体衬底之上以及在所述多个辅助图案之间；以及气隙，所述气隙形成在所述多个栅极线图案之间，并且形成在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。
[0010]根据本发明的另一个示例性实施例，一种半导体存储器件可以包括:多个栅极线图案，所述多个栅极线图案彼此平行地布置在半导体衬底之上；以及多个气隙，所述多个气隙分别形成在所述多个栅极线图案之间，其中，所述多个栅极线图案中的每个栅极线图案具有与相邻的栅极线图案不同的长度。[0011]根据本发明的另一个示例性实施例，一种制造半导体存储器件的方法可以包括以下步骤:在半导体衬底之上形成多个栅极线图案；在半导体衬底之上形成多个辅助图案，其中，所述多个辅助图案与所述多个栅极线图案的两个端部相邻；在包括所述多个栅极线图案和所述多个辅助图案的整个结构之上形成绝缘层；以及在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间形成气隙。
【专利附图】
【附图说明】
[0012]图1至图5B是根据本发明的一个实施例的半导体存储器件的截面图和平面图，以用于说明半导体存储器件；
[0013]图6和图7是说明除了辅助图案的形状和气隙的形状改变之外、具有与图1至图5B的半导体存储器件相同的配置的半导体器件的平面图；
[0014]图8至图12B是根据本发明的另一个实施例的半导体存储器件的截面图和平面图，以用于说明半导体存储器件；
[0015]图13和图14是说明除了栅极线图案的长度和气隙的长度改变之外、具有与图8至图12B相同的配置的半导体器件的平面图；
[0016]图15是说明根据本发明的一个示例性实施例的存储系统的配置的框图；以及
[0017]图16是说明根据本发明的一个实施例的存储系统的配置的框图。
【具体实施方式】
[0018]在下文中，将参照附图详细地描述本发明的各种实施例。提供附图使得本领域的技术人员理解本公开的实施例的范围。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开清楚且完整，并向本领域技术人员充分传达本发明的范围。
[0019]应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”不仅意味着“直接在…上”，还意味着在具有中间特征或中间层的情况下的“在…上”的意思；“在…之上”不仅意味着直接在顶部上，还意味着在具有中间特征或中间层的情况下的在某物的顶部上。
[0020]图1至图5B是根据本发明的一个实施例的半导体存储器件的截面图和平面图，以用于说明制造此半导体存储器件的方法。
[0021]参见图1，可以在限定有隔离区和有源区的半导体衬底100之上顺序形成隧道绝缘层101和配置作为浮栅的第一导电层102。隧道绝缘层101可以包括氧化物层。第一导电层102可以包括多晶娃层。例如,第一导电层102可以包括注入有杂质的掺杂的多晶娃层、或者未注入杂质的未掺杂的多晶硅层。随后，尽管在图1中未示出，但是可以通过执行一般的隔离工艺来形成隔离层。
[0022]然后，可以在第一导电层102之上顺序层叠电介质层103、配置作为控制栅的第二导电层104、金属栅层105以及硬掩模层106。电介质层103可以具有氧化物层、氮化物层以及氧化物层以一个在另一个的顶部上的方式顺序层叠成的ONO结构。电介质层103可以包括以一个在另一个顶部上的方式顺序层叠的氮化物层和氧化物层，或者包括由高电介质材料形成的单层。第二导电层104可以包括多晶硅层，例如掺杂的多晶硅层。金属栅层105可以包括钨层或钛层。硬掩模层106可以包括氧化物层和氮化物层中的任意一种，或者具有包括氧化物层和氮化物层的双层结构。
[0023]参见图2A，可以执行图案化工艺以形成栅极线图案107和辅助图案108。栅极线图案107可以布置在与隔离区交叉的方向上，辅助图案108可以布置在栅极线图案107的两个端部。栅极线图案107可以彼此平行地布置。
[0024]在图2A中，X-X’表示与栅极线图案107垂直的方向，即与隔离区水平的方向，而Y-Y’表示与栅极线图案107水平的方向。参见图2A，沿着方向Y-Y’截取栅极线图案107与辅助图案108相邻的区域。
[0025]每个栅极线图案107可以包括顺序层叠在半导体衬底100之上的隧道绝缘层101、第一导电层102、电介质层103、第二导电层104、金属栅层105以及硬掩模层106。另外,布置在栅极线图案107的两个端部的每个辅助图案108可以包括顺序层叠在半导体衬底100之上的隧道绝缘层101、第一导电层102、电介质层103、第二导电层104、金属栅层105以及硬掩模层106。
[0026]随后，尽管在图2A中未示出，但是可以刻蚀暴露出的隔离区的隔离层的顶部，使得隔离层的顶部可以比隧道绝缘层101的表面水平低。以此方式，在形成气隙的后续工艺期间，气隙的表面水平可以比隧道绝缘层101的表面水平低。
[0027]图2B是说明执行以上参照图2A描述的工艺的半导体存储器件的平面图。参见图2B，彼此平行布置在半导体衬底100之上的多个栅极线图案107可以彼此以距离d2间隔开。另外，布置在栅极线图案107的两个端部的辅助图案108可以与栅极线图案107的两个端部以距离dl间隔开，其中距离d2可以与距离dl大体相同。
[0028]参见图3，可以在包括栅极线图案107和辅助图案108的整个结构之上形成第一绝缘层109。第一绝缘层109可以是间隔件绝缘层，所述间隔件绝缘层用于沿着栅极线图案107之中的配置作为选择晶体管的栅极线图案的侧壁形成间隔件。当形成第一绝缘层109时，栅极线图案107由于栅极线图案107之间的空间窄，而不会被完全地填充有第一绝缘层109，由此形成气隙Al。当第一绝缘层109形成在栅极线图案107之间以及形成在每个栅极线图案107与每个辅助图案108之间时，可以在这些图案的顶部形成突出部，这会导致气隙Al的形成。
[0029]参见图4，可以执行回蚀工艺以暴露出形成在栅极线图案107之间的气隙Al和形成在每个栅极线图案107与每个辅助图案108之间的气隙Al。结果，气隙Al的顶部可以具有开口。可以利用上述的回蚀工艺来刻蚀第一绝缘层109，使得第一绝缘层109可以保留在配置作为选择晶体管的栅极线图案107的侧壁上。
[0030]参见图5A，可以在包括气隙的整个结构之上形成第二绝缘层110。第二绝缘层110可以是层间绝缘层或者可以包括氧化物层。
[0031]当形成第二绝缘层110时，通过暴露出气隙Al的顶部而形成的气隙Al的开口可以由第二绝缘层110封闭。
[0032]图5B是说明已执行了以上参照图5A描述的工艺的半导体存储器件的平面图。参见图5B，气隙A2可以在栅极线图案107之间以及在每个栅极线图案107与一对辅助图案108的每个辅助图案108之间形成。换言之，气隙A2可以具有比每个栅极线图案107大的长度。另外，在栅极线图案107之中，除了最外部的栅极线图案之外的其余栅极线图案全部可以被气隙A2包围。
[0033]图6和图7的每个平面图示出除了辅助图案的形状和气隙的形状改变之外、具有与图1至图5B的半导体存储器件相同配置的半导体存储器件。
[0034]参见图6，可以在半导体衬底100之上形成辅助图案108-2。在辅助图案108_2之中，彼此面对的任意两个辅助图案可以布置在每个栅极线图案107的两个端部。气隙A2-2可以形成在栅极线图案107之间以及形成在每个栅极线图案107与每个辅助图案108-2之间，以及形成在辅助图案108-2之间。每个辅助图案108-2可以具有矩形形状。
[0035]参见图7，可以在半导体衬底100之上形成辅助图案108-3。在辅助图案108_3之中，彼此面对的任意两个辅助图案可以布置在每个栅极线图案107的两个端部。气隙A2-3可以形成在栅极线图案107之间、栅极线图案107与辅助图案108-3之间，以及辅助图案108-3之间。每个辅助图案108-3可以具有三角形形状。
[0036]如以上参照图6和图7所描述的，辅助图案可以改变形状。辅助图案可以分别与栅极线图案的两个端部间隔预定的距离，使得气隙可以具有比每个栅极线图案大的长度。
[0037]如上所述，根据本发明的一个实施例，由于辅助图案布置在栅极线图案的两个端部，因此在沉积层间绝缘层的后续工艺期间，可以在栅极线图案之间以及在每个栅极线图案与每个辅助图案之间形成气隙。换言之，气隙可以形成在栅极线图案之间的空间中和每个栅极线图案与每个辅助图案之间的空间中，使得可以避免栅极线图案之间的电学干扰。
[0038]图8至图12B是根据本发明的另一个实施例的半导体存储器件的截面图和平面图，以用于说明此半导体存储器件。
[0039]参见图8，可以在限定有隔离区和有源区的半导体衬底200之上形成隧道绝缘层201和配置作为浮栅的第一导电层202。隧道绝缘层201可以包括氧化物层。第一导电层202可以包括多晶娃层。例如，第一导电层202可以包括注入有杂质的掺杂的多晶娃层,或未注入杂质的未掺杂的多晶硅层。随后，尽管在图8中未示出，但是可以执行一般的隔离工艺以形成隔离层。
[0040]随后，可以在第一导电层202之上顺序形成电介质层203、配置作为控制栅的第二导电层204、金属栅层205以及硬掩模层206。电介质层203可以具有以一个在另一个的顶部上的方式顺序层叠氧化物层、氮化物层以及氧化物层而形成的ONO结构。电介质层203可以包括以一个在另一个的顶部上的方式顺序层叠的氮化物层和氧化物层，或者包括由高电介质材料形成的单层。第二导电层204可以包括多晶硅层，例如掺杂的多晶硅层。金属栅层205可以包括钨层或钛层。硬掩模层206可以包括氧化物层和氮化物层中的任何一种，或者包括氧化物层和氮化物层的双层结构。
[0041]参见图9A，可以通过执行图案化工艺来形成栅极线图案207。栅极线图案207可以布置在与隔离区交叉的方向上。另外，栅极线图案207可以彼此平行地布置。
[0042]在图9A中，X-X’表示与栅极线图案207垂直的方向，即与隔离区水平的方向。
[0043]每个栅极线图案207可以包括层叠在半导体衬底200之上的隧道绝缘层201、第一导电层202、电介质层203、第二导电层204、金属栅层205以及硬掩模层206。
[0044]随后，尽管在图9A中未示出，但是可以刻蚀暴露出的隔离区的隔离层的顶部，使得隔离层的顶部可以比隧道绝缘层201的表面水平低。以此方式，在形成气隙的后续工艺期间，气隙的表面水平可以比隧道绝缘层201的表面水平低。
[0045]图9B是说明已经执行了以上参照图9A所描述的工艺的半导体存储器件的平面图。参见图9B，彼此平行地布置在半导体衬底200之上的栅极线图案207可以具有彼此不同的长度。换言之，每个栅极线图案207可以比相邻的栅极线图案长或短预定的长度d3。
[0046]参见图10，可以在包括栅极线图案207的整个结构之上形成第一绝缘层208。第一绝缘层208可以是间隔件绝缘层，所述间隔件绝缘层用于沿着栅极线图案207之中的配置作为选择晶体管的最外部的栅极线图案的侧壁形成间隔件。当形成第一绝缘层208时，因为栅极线图案207由于栅极线图案207之间的间隔窄而未完全填充有第一绝缘层208，所以可以形成气隙A3。换言之，当在栅极线图案207之间形成第一绝缘层208时，会由于形成在栅极线图案207的顶部的突出部而形成气隙A3。
[0047]参见图11，可以执行回蚀工艺以暴露出形成在栅极线图案207之间的气隙A3。结果，气隙A3的顶部可以具有开口。可以利用上述回蚀工艺来刻蚀第一绝缘层208，使得第一绝缘层208可以保留在配置作为选择晶体管的栅极线图案207的侧壁上。
[0048]参见图12A，可以在包括具有开口的气隙的整个结构之上形成第二绝缘层209。第二绝缘层209可以是层间绝缘层或者可以包括氧化物层。
[0049]当形成第二绝缘层209时，通过暴露出气隙的顶部而形成的气隙的开口可以由第二绝缘层209封闭。
[0050]图12B是说明已经执行了以上参照图12A描述的工艺的半导体存储器件的平面图。参照图12B，气隙A4可以形成在栅极线图案207之间。每个气隙A4可以具有比在相邻的栅极线图案之中较短的一个栅极线图案大的长度。
[0051]图13和图14的每个平面图示出除了栅极线图案的长度和气隙的长度改变之外、具有与图8至图12B的半导体存储器件相同配置的半导体存储器件。
[0052]参见图13，在栅极线图案207之中，奇数编号的栅极线图案可以比偶数编号的栅极线图案短。因此，形成在栅极线图案207之间的气隙A4-2可以具有比奇数编号的栅极线图案大的长度。
[0053]如图14中所示，栅极线图案207可以在长度上逐步地增加到某点，然后在长度上缓慢地减小。因此，例如，在栅极线图案207之中的彼此相邻的两个栅极线图案中的一个可以比另一个更长。形成在两个相邻的栅极线图案之间的每个气隙A4-3可以比相邻的栅极线图案之中的较短的一个栅极线图案长。
[0054]如上所述，根据本发明的另一个实施例，由于相邻的栅极线图案具有彼此不同的长度，形成在相邻的栅极线图案之间的气隙可以具有比较短的栅极线图案更大的长度，使得可以避免栅极线图案之间的电学干扰。
[0055]图15是说明根据本发明的一个实施例的存储系统的配置的框图。
[0056]如图15所示，根据本发明的一个实施例的存储系统1100可以包括非易失性存储器件1120和存储器控制器1110。
[0057]非易失性存储器件1120可以具有结合图5B、图6、图7、图12B、图13以及图14，参照上述实施例描述的半导体存储器件。另外，非易失性存储器件1120可以是由快闪存储器芯片构成的多芯片封装。
[0058]存储器控制器1110可以被配置成控制非易失性存储器件1120。存储器控制器1110可以包括SRAM1111、CPU1112、主机接口 1113、ECC1114 以及存储器接口 11150SRAM1111可以起CPUl112的工作存储器的作用。CPUl112可以执行用于存储器控制器1110的数据交换的一般控制操作。主机接口 1113可以包括与存储系统1100耦接的主机的数据交换协议。另外，ECC1114可以检测并纠正从非易失性存储器件1120中读取的数据中所包括的错误。存储器接口 1115可以是与非易失性存储器件1120的接口。存储器控制器1110还可以包括储存与主机接口的码数据的ROM。
[0059]具有上述配置的存储系统1100可以是结合存储器件1120和存储器控制器1110的固态盘(SSD)或存储卡。例如，当存储系统1100是SSD时，存储器控制器1110可以经由包括USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI以及IDE的接口协议中的一种与外部(例如，主机)通信。
[0060]图16是说明根据本发明的一个实施例的计算系统的配置的框图。
[0061]如图16所示，根据本发明的一个实施例的计算系统1200可以包括与系统总线1260电连接的CPU1220、RAM1230、用户接口 1240、调制解调器1250以及存储系统1210。另夕卜，当计算系统1200是移动设备时，还可以包括电池以将操作电压施加给计算系统1200。计算系统1200还可以包括应用芯片组、照相机图像处理器(CIS)以及移动DRAM。
[0062]如以上结合图15所描述的，存储系统1210可以包括非易失性存储器1212和存储器控制器1211。
[0063]根据本发明的一个实施例，气隙可以形成在栅极线图案之间以及形成在每个栅极线图案与每个辅助图案之间，使得可以避免栅极线图案之间的电学干扰。
[0064]另外，根据本发明的另一个实施例，相邻的栅极线图案可以具有彼此不同的长度，并且形成在栅极线图案之间的气隙可以具有比较短的栅极线图案大的长度，使得可以避免栅极线图案之间的电学干扰。
[0065]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0066]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0067]技术方案1.一种半导体存储器件，包括:多个辅助图案，所述多个辅助图案形成在半导体衬底之上；多个栅极线图案，所述多个栅极线图案彼此平行地布置在所述半导体衬底之上以及在所述多个辅助图案之间；以及气隙，所述气隙形成在所述多个栅极线图案之间以及形成在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。
[0068]技术方案2.如技术方案I所述的半导体存储器件，其中，所述气隙具有比所述多个栅极线图案中的每个栅极线图案大的长度。
[0069]技术方案3.如技术方案I所述的半导体存储器件，其中，所述多个栅极线图案之中的除了最外部的栅极线图案之外的其余栅极线图案全部被所述气隙包围。
[0070]技术方案4.如技术方案I所述的半导体存储器件，其中，所述多个辅助图案与所述多个栅极线图案的两个端部间隔预定的距离。
[0071]技术方案5.如技术方案I所述的半导体存储器件，其中，所述多个辅助图案包括分别形成在所述多个栅极线图案的两个端部的第一辅助图案和第二辅助图案。
[0072]技术方案6.如技术方案I所述的半导体存储器件，其中，所述多个辅助图案包括第一辅助图案组和第二辅助图案组，所述第一辅助图案组布置在所述多个栅极线图案的一个端部，所述第二辅助图案组布置在所述多个栅极线图案的另一个端部，其中，所述第一辅助图案组包括多个第一辅助图案，而所述第二辅助图案组包括多个第二辅助图案。
[0073]技术方案7.如技术方案6所述的半导体存储器件，其中，所述多个第一辅助图案和所述多个第二辅助图案是三角形形状或矩形形状。
[0074]技术方案8.—种半导体存储器件，包括:多个栅极线图案，所述多个栅极线图案彼此平行地布置在半导体衬底之上；以及多个气隙，所述多个气隙分别形成在所述多个栅极线图案之间，其中，所述多个栅极线图案中的每个栅极线图案具有与相邻的栅极线图案不同的长度。
[0075]技术方案9.如技术方案8所述的半导体存储器件，其中，所述多个气隙中的每个气隙具有比相邻的栅极线图案之中的较短的栅极线图案更大的长度。
[0076]技术方案10.如技术方案8所述的半导体存储器件，其中，所述多个栅极线图案中的奇数编号的栅极线图案比所述多个栅极线图案中的偶数编号的栅极线图案短。
[0077]技术方案11.一种制造半导体存储器件的方法，所述方法包括以下步骤:在半导体衬底之上形成多个栅极线图案；在所述半导体衬底之上形成多个辅助图案，其中，所述多个辅助图案与所述多个栅极线图案的两个端部相邻；在包括所述多个栅极线图案和所述多个辅助图案的整个结构之上形成绝缘层；以及在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间形成气隙。
[0078]技术方案12.如技术方案11所述的方法，其中，形成所述多个栅极线图案和形成所述多个辅助图案的步骤包括以下步骤:在所述半导体衬底之上形成隧道绝缘层、导电层以及硬掩模层；以及将所述硬掩模层、所述导电层以及所述隧道绝缘层图案化，以在所述半导体衬底之上形成布置成彼此平行的多个栅极线图案和所述多个辅助图案，其中，所述多个辅助图案与所述多个栅极线图案的两个端部间隔预定的距离。
[0079]技术方案13.如技术方案11所述的方法，其中，所述气隙具有比所述多个栅极线图案中的每个栅极线图案大的长度。
[0080]技术方案14.如技术方案11所述的方法，其中，所述多个栅极线图案之中的除了最外部的栅极线之外的其余栅极线图案全部被所述气隙包围。
[0081]技术方案15.如技术方案11所述的方法，其中，所述多个辅助图案与所述栅极线图案的两个端部间隔预定的距离。
[0082]技术方案16.如技术方案11所述的方法，其中，形成所述多个辅助图案的步骤包括:分别形成布置在所述多个栅极线图案的两个端部的第一辅助图案和第二辅助图案。
[0083]技术方案17.如技术方案11所述的方法，其中，形成所述多个辅助图案的步骤包括:分别形成布置在所述多个栅极线图案的一个端部的第一辅助图案组和布置在所述多个栅极线图案的另一个端部的第二辅助图案组，其中，所述第一辅助图案组包括多个第一辅助图案，而所述第二辅助图案组包括多个第二辅助图案。
[0084]技术方案18.如技术方案17所述的方法，其中，所述多个第一辅助图案和所述多个第二辅助图案是三角形形状或矩形形状。
[0085]技术方案19.如技术方案11所述的方法，还包括以下步骤:在形式所述绝缘层之后，刻蚀所述绝缘层以暴露出所述气隙的顶部，使得所述气隙具有开口 ；以及在所述绝缘层 之上形成层间绝缘层以覆盖所述气隙的所述开口。
【权利要求】
1.一种半导体存储器件，包括: 多个辅助图案，所述多个辅助图案形成在半导体衬底之上； 多个栅极线图案，所述多个栅极线图案彼此平行地布置在所述半导体衬底之上以及在所述多个辅助图案之间；以及 气隙，所述气隙形成在所述多个栅极线图案之间以及形成在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。
2.如权利要求1所述的半导体存储器件，其中，所述气隙具有比所述多个栅极线图案中的每个栅极线图案大的长度。
3.如权利要求1所述的半导体存储器件，其中，所述多个栅极线图案之中的除了最外部的栅极线图案之外的其余栅极线图案全部被所述气隙包围。
4.如权利要求1所述的半导体存储器件，其中，所述多个辅助图案与所述多个栅极线图案的两个端部间隔预定的距离。
5.如权利要求1所述的半导体存储器件，其中，所述多个辅助图案包括分别形成在所述多个栅极线图案的两个端部的第一辅助图案和第二辅助图案。
6.如权利要求1所述的半导体存储器件，其中，所述多个辅助图案包括第一辅助图案组和第二辅助图案组，所述第一辅助图案组布置在所述多个栅极线图案的一个端部，所述第二辅助图案组布置在所述多个栅极线图案的另一个端部， 其中，所述第一辅助图案组包括多个第一辅助图案，而所述第二辅助图案组包括多个第二辅助图案。
7.如权利要求6所述的半导体存储器件，其中，所述多个第一辅助图案和所述多个第二辅助图案是三角形形状或矩形形状。
8.一种半导体存储器件，包括: 多个栅极线图案，所述多个栅极线图案彼此平行地布置在半导体衬底之上；以及 多个气隙，所述多个气隙分别形成在所述多个栅极线图案之间， 其中，所述多个栅极线图案中的每个栅极线图案具有与相邻的栅极线图案不同的长度。
9.如权利要求8所述的半导体存储器件，其中，所述多个气隙中的每个气隙具有比相邻的栅极线图案之中的较短的栅极线图案更大的长度。
10.如权利要求8所述的半导体存储器件，其中，所述多个栅极线图案中的奇数编号的栅极线图案比所述多个栅极线图案中的偶数编号的栅极线图案短。
【文档编号】H01L27/115GK103579253SQ201310142777
【公开日】2014年2月12日 申请日期:2013年4月23日 优先权日:2012年8月8日
【发明者】金兑京, 权贤律 申请人:爱思开海力士有限公司