半导体制造方法
【专利摘要】本发明提供了一种FinFET制造方法，在形成具有不同高度顶面的假栅极层之后，形成完全覆盖假栅极层的介质层，通过对介质层进行回刻蚀，暴露出具有较高顶面的部分假栅极层，并通过暴露出的顶面对该部分假栅极层进行各向异性干刻蚀，由于各项异性干刻蚀的刻蚀速率容易控制，可以使该部分假栅极层的顶面下降至与较低顶面的部分假栅极层水平，从而能够在去除介质层后获得具有平坦表面的假栅极层，有利于后续工艺的进行并保证了器件良率。
【专利说明】半导体制造方法
【技术领域】
[0001] 本发明涉及半导体器件制造方法领域，特别地，涉及一种FinFET假栅平坦化工艺 的半导体制造方法。
【背景技术】
[0002] 近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺 寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至 45nm以内，传统场效应晶体管（FET)，也即平面FET，开始遭遇各种基本物理定律的限制，其 等比例缩小的前景受到挑战。因此，众多新型结构的FET被开发出来，以应对现实的需求， 而FinFET就是其中一种非常具有等比例缩小潜力的新结构器件。
[0003] FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点， FinFET成为深亚微米集成电路领域极具发展前景的器件。顾名思义，FinFET包括一个垂直 于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI (浅沟槽隔离） 结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅 极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同 时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好 的亚阈值斜率，较低的关态电流，无浮体效应，更低的工作电压，等等。
[0004] 现有的FinFET结构及其制造方法通常包括：在体硅衬底或者SOI衬底中刻蚀形成 多个平行的沿第一方向延伸的Fin和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI); 在Fin顶部以及侧壁沉积通常为氧化硅的假栅极绝缘层，在假栅极绝缘层上沉积通常为多 晶硅或者非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅 极堆栈，其中第二方向优选地垂直于第一方向；在假栅极堆栈的沿第一方向两侧形成栅极 侧墙；刻蚀栅极侧墙的沿第一方向两侧的Fin形成源漏沟槽，并在源漏沟槽中外延形成源 漏区；沉积层间介质层（ILD);去除假栅极堆栈，在ILD中形成栅极沟槽；在栅极沟槽中沉 积高k栅极绝缘层以及金属、金属合金或金属氮化物的栅极导电层。
[0005] 其中，在形成多晶硅或非晶硅的假栅极层（可以参考附图2的假栅极层4)之后， 需要对假栅极层进行平坦化，以利于后续工艺的进行。然而，在现有的FinFET工艺中，平坦 化停止同一介质内部而缺少终点触发，假栅极层的平坦化难以得到精确控制，工艺的均匀 性和重复性都比较差，这也对后续工艺和整个FinFET的结构带来了不良的影响。
[0006] 因此，需要提供一种新的FinFET制造方法，改善现有的假栅极层平坦化的缺陷， 以获得更好的工艺可控性和器件良率。
【发明内容】
[0007] 针对现有技术中假栅极层平坦化难以控制的缺陷，本发明采用额外形成的介质层 以及回刻蚀工艺，使得假栅极层平坦化具有良好的可控性，均匀性和可重复性都得到了保 证。
[0008] 根据本发明的一个方面，本发明提供一种半导体器件制造方法，包括如下步骤：
[0009] 提供衬底，在所述衬底上形成鳍片；
[0010] 形成假栅极绝缘层；
[0011] 全面性形成假栅极层，其中，位于所述鳍片正上方的所述假栅极层具有第一顶面， 位于所述鳍片之外的所述衬底上方的所述假栅极层具有第二顶面，所述第一顶面高于所述 第二顶面；
[0012] 形成完全覆盖所述假栅极层的介质层；
[0013] 对所述介质层进行回刻蚀，暴露出所述假栅极层的所述第一顶面；
[0014] 经由暴露的所述第一顶面对所述假栅极层进行刻蚀，直至被刻蚀的所述假栅极层 的顶面与所述第二顶面平齐；
[0015] 去除所述介质层，从而获得具有平坦表面的所述假栅极层。
[0016] 在本发明的方法中，所述介质层的材料为氧化物，优选为二氧化硅；所述假栅极层 的材料为多晶硅或非晶硅，优选为P型多晶硅或非晶硅。
[0017] 在本发明的方法中，对所述介质层进行回刻蚀的具体工艺包括：反应离子刻蚀、离 子铣、离子束刻蚀或湿法腐蚀。
[0018] 在本发明的方法中，经由暴露的所述第一顶面对所述假栅极层进行刻蚀的具体工 艺为各向异性干刻蚀。
[0019] 在本发明的方法中，在所述鳍片之间形成隔离结构。
[0020] 在本发明的方法中，在去除所述介质层，从而获得具有平坦表面的所述假栅极层 之后，还包括：
[0021] 形成栅极侧墙；
[0022] 形成源漏区域；
[0023] 去除所述假栅极层和所述假栅极绝缘层；
[0024] 形成高K栅极绝缘层和金属栅极。
[0025] 本发明的优点在于：在形成具有不同高度顶面的假栅极层之后，形成完全覆盖假 栅极层的介质层，通过对介质层进行回刻蚀，暴露出具有较高顶面的部分假栅极层，并通过 暴露出的顶面对该部分假栅极层进行各向异性干刻蚀，由于各项异性干刻蚀的刻蚀速率容 易控制，可以使该部分假栅极层的顶面下降至与较低顶面的部分假栅极层水平，从而能够 在去除介质层后获得具有平坦表面的假栅极层，有利于后续工艺的进行并保证了器件良 率。
【专利附图】
【附图说明】
[0026] 图1-8本发明的半导体器件制造方法流程及其结构示意图。
【具体实施方式】
[0027] 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是 示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本发明的概念。
[0028] 本发明提供一种半导体器件制造方法，利用额外形成的介质层改善了假栅极层平 坦化工艺的可控性，其制造流程参见附图1-8,其中，每幅图中的（a)图为垂直于鳍片延伸 方向的横截面图（也即后文中沿第二方向的横截面图），（b)图为沿鳍片延伸方向的鳍片中 的横截面图（也即后文中沿第一方向的横截面图）。
[0029] 首先，参见附图1，提供衬底1，在衬底1上形成鳍片11。衬底1可以依器件用途需 要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅（SiGe)衬底，化合物半导体 材料，例如氮化镓（GaN)、砷化镓（GaAs)、磷化铟（InP)等。出于与传统CMOS工艺兼容的考 虑，本实施例中的衬底1优选地采用了体硅衬底。
[0030] 在衬底1上形成鳍片11的具体方式包括：光刻并刻蚀衬底1，在衬底1中形成多 个沿第一方向延伸分布的鳍片11以及沟槽。在相邻的鳍片11之间的沟槽中，形成有隔离 结构2,具体包括采用PECVD、HDP-CVD、RT0 (快速热氧化）等工艺沉积绝缘介质材质，例如 氧化硅、氮氧化硅等，从而构成了形成于各个鳍片11上的器件之间的电学隔离。值得注意 的是，附图中衬底1与鳍片11之间的虚线表示同质的鳍片11与衬底1的分界，并不代表它 们为不同材料。
[0031] 接着，参见附图2,首先，形成假栅极绝缘层3。假栅极绝缘层3的材料通常为氧化 硅，其形成工艺包括但并不限于LPCVD、PECVD等，其厚度为l-5nm，优选地在l-3nm。在附图 2(a)中，假栅极绝缘层3包围了鳍片11所暴露的顶面和两个侧面。
[0032] 接下来，全面性形成假栅极层4,其中，位于鳍片11正上方的假栅极层4具有第一 顶面，位于鳍片11之外的衬底1上方的假栅极层4具有第二顶面，并且第一顶面较高，而第 二顶面较低，即第一顶面高于第二顶面。原因在于：衬底1上具有高低不平的鳍片11和隔 离结构2,假栅极层4的顶面也不平坦，即位于鳍片11正上方的假栅极层4的顶面较高，而 位于鳍片11之外的衬底1上方的假栅极层4的顶面较低。假栅极层4的材料为多晶硅或 非晶硅，优选地为P型多晶硅或非晶硅。假栅极层4的厚度并不做特殊限定，其需要依据鳍 片11的尺度来设置，因为假栅极层4需要完全覆盖鳍片11，假栅极层4的最低顶面优选地 要高于鳍片11的顶面，也即第二顶面高于鳍片11的顶面。这样，假栅极层4和假栅极绝缘 层3形成了假栅极堆栈。
[0033] 接着，参见附图3,形成完全覆盖假栅极层4的介质层5,并对介质层5进行回刻 蚀，暴露出假栅极层4的第一顶面。介质层5的材料与假栅极层4不同，并且，它们的刻蚀 速率具有较大差别。在本实施例中，介质层5的材料为氧化物，优选为二氧化硅，其沉积工 艺采用填充性好的工艺，例如PECVD，HDP-CVD等。介质层5的厚度并不做具体限定，但是， 需要完全覆盖假栅极层4。在本实施例中，对介质层5进行回刻蚀的具体工艺包括：反应离 子刻蚀、离子铣、离子束刻蚀或湿法腐蚀。通常，通过回刻蚀工艺，介质层5的顶面将于所暴 露出假栅极层4的第一顶面平齐，如附图3所示；另外，回刻蚀工艺可以过刻蚀，从而使得介 质层5的顶面低于第一顶面，但是要避免将介质层5完全刻蚀。
[0034] 接着，参见附图4,经由暴露的第一顶面对假栅极层4进行刻蚀，直至被刻蚀的假 栅极层4的顶面与较低的第二顶面平齐。在本实施例中，经由第一顶面对假栅极层4进行 刻蚀的具体工艺为各向异性干刻蚀。由于各向异性干刻蚀的速率可以被精确控制，因此，能 够准确地控制假栅极层4的刻蚀量，从而使得被刻蚀的假栅极层4的顶面能够精确地与较 低的第二顶面保持平齐。这就避免了采用CMP平坦化假栅极层4时缺少终点触发的问题， 因此，假栅极层4的平坦化得以精确控制，工艺的均匀性和重复性都优于现有技术，避免了 CMP平坦化对后续工艺和整个FinFET的结构带来了不良的影响。
[0035] 接着，参见附图5,去除介质层5,从而获得具有平坦表面的假栅极层4。通常，可以 采用湿法腐蚀去除介质层5。
[0036] 接着，参见附图6,在获得具有平坦表面的假栅极层4之后，进行器件其他部件的 制造，包括形成源漏区域6和栅极侧墙7。首先要定义出栅极线条的图案，其通常沿垂直于 第一方向的第二方向延伸，刻蚀出去多余的假栅极层4。然后，全面沉积栅极侧墙材料，并进 行回刻蚀，从而形成栅极侧墙7。另外，形成源漏区域6具体包括：定义出源漏区域的图案， 对鳍片11进行刻蚀，形成源漏区域凹槽；接着，在源漏区域凹槽中外延形成源漏区域6。其 中，源漏区域6的材料包括但是不限于Si，GeSi等。
[0037] 接下来，参见附图7和图8,进行后栅工艺。首先，形成底层的层间介质层（ILD)8， 覆盖在源漏区域6之上，通常，层间介质层为低K材料或氧化硅；接着，去除假栅极层4和假 栅极绝缘层3,从而形成栅极凹槽9 ;在栅极凹槽9之中，先后形成高K栅极绝缘层13和金 属栅极14。其中，高K栅极绝缘层13的材料选自以下材料之一或其组合构成的一层或多 层：Α1 203, Η--2，包括 HfSiOx、HfSiON、HfA10x、HfTaOx、HfLaO x、HfAlSiOx 以及 HfLaSiOx 至少 之一在内的铪基高K介质材料，包括Zr02、La203、LaA10 3、Ti02、或Y203至少之一在内的稀土 基高K介质材料；金属栅极14的材料为金属、合金或金属化合物，例如TiN，TaN，W等。
[0038] 至此，依据上述【具体实施方式】详述了本发明的方法。在本发明的方法中，由于衬底 上具有高低不平的结构，形成的假栅极层具有不同高度顶面，之后，通过形成完全覆盖假栅 极层的介质层，并对介质层进行回刻蚀，暴露出具有较高顶面的部分假栅极层；接着，通过 暴露出的顶面对该部分假栅极层进行各向异性干刻蚀，由于各项异性干刻蚀的刻蚀速率容 易得到精确控制，可以使假栅极层的较高顶面下降至与较低顶面水平，从而能够在去除介 质层后获得具有平坦表面的假栅极层，有利于后续工艺的进行并保证了器件良率。
[0039] 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说 明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落 在本发明的范围之内。
【权利要求】
1. 一种半导体器件制造方法，用于制造 FinFET器件，其中，包括如下步骤： 提供衬底，在所述衬底上形成轄片； 形成假栅极绝缘层； 全面性形成假栅极层，其中，位于所述鳍片正上方的所述假栅极层具有第一顶面，位于 所述鳍片之外的所述衬底上方的所述假栅极层具有第二顶面，所述第一顶面高于所述第二 顶面； 形成完全覆盖所述假栅极层的介质层； 对所述介质层进行回刻蚀，暴露出所述假栅极层的所述第一顶面； 经由暴露的所述第一顶面对所述假栅极层进行刻蚀，直至被刻蚀的所述假栅极层的顶 面与所述第二顶面平齐； 去除所述介质层，从而获得具有平坦表面的所述假栅极层。
2. 根据权利要求1所述的方法，其特征在于，所述介质层的材料为氧化物。
3. 根据权利要求2所述的方法，其特征在于，所述介质层为二氧化硅。
4. 根据权利要求1所述的方法，其特征在于，所述假栅极层的材料为多晶硅或非晶硅。
5. 根据权利要求4所述的方法，其特征在于，所述假栅极层的材料为P型多晶硅或非晶 硅。
6. 根据权利要求1所述的方法，其特征在于，对所述介质层进行回刻蚀的具体工艺包 括：反应离子刻蚀、离子铣、离子束刻蚀或湿法腐蚀。
7. 根据权利要求1所述的方法，其特征在于，经由暴露的所述第一顶面对所述假栅极 层进行刻蚀的具体工艺为各向异性干刻蚀。
8. 根据权利要求1所述的方法，其特征在于，在所述鳍片之间形成隔离结构。
9. 根据权利要求1所述的方法，其特征在于，在去除所述介质层，从而获得具有平坦表 面的所述假栅极层之后，还包括： 形成栅极侧墙； 形成源漏区域； 去除所述假栅极层和所述假栅极绝缘层；形成高K栅极绝缘层和金属栅极。
【文档编号】H01L21/311GK104217947SQ201310215646
【公开日】2014年12月17日 申请日期:2013年5月31日 优先权日:2013年5月31日
【发明者】殷华湘, 罗军, 陈率, 朱慧珑 申请人:中国科学院微电子研究所