半导体制造方法

半导体制造方法
【专利摘要】本发明提供了一种FinFET制造方法，在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HC1或比预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。
【专利说明】半导体制造方法

【技术领域】
[0001] 本发明涉及半导体器件制造方法领域，特别地，涉及一种FinFET沟道选择腐蚀工 艺的半导体制造方法。

【背景技术】
[0002] 近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺 寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至 45nm以内，传统场效应晶体管（FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使 其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其 中，FinFET就是一种很具等比例缩小潜力的新结构器件。
[0003] FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点， FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂 直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割 开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面 和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控 制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜 率，较低的关态电流，消除了浮体效应，更低的工作电压，等等。
[0004] 现有的FinFET结构及其制造方法通常包括：在体硅衬底或者SOI衬底中刻蚀形成 多个平行的沿第一方向延伸的Fin和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI); 在Fin顶部以及侧壁沉积通常为氧化硅的假栅极绝缘层，在假栅极绝缘层上沉积通常为多 晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆 栈，其中第二方向优选地垂直于第一方向；在假栅极堆栈的沿第一方向两侧形成栅极侧墙； 刻蚀栅极侧墙的沿第一方向两侧的Fin形成源漏沟槽，并在源漏沟槽中外延形成源漏区； 沉积层间介质层（ILD);去除假栅极堆栈，在ILD中形成栅极沟槽；在栅极沟槽中沉积高k 栅极绝缘层以及金属、金属合金或金属氮化物的栅极导电层（HKMG)。
[0005] 其中，在去除假栅极堆栈之后和形成HKMG之前，需要对晶体管沟道所在的鳍片进 行选择性刻蚀，以便于进行高迁移率沟道集成或者进行具有不同沟道长度、不同阈值电压 的器件的集成（可以参考附图5和附图8)。然而，在现有的FinFET工艺中，腐蚀工艺难以 获得期望的选择比，并可能对沟道区域、侧墙以及ILD造成损伤，另外，由于工艺限制，晶片 在不同机台间传送也会造成晶片表面沾污，这会对后续工艺和整个FinFET的结构带来了 不良的影响。
[0006] 因此，需要提供一种新的FinFET制造方法，改善现有的鳍片选择性腐蚀所存在的 问题，以获得更好的工艺可控性和器件良率。


【发明内容】

[0007] 针对现有技术中鳍片选择性刻蚀难以控制的缺陷，本发明采用在外延腔中利用 HC1*H2预烘焙（pre-bake)工艺对晶体管沟道所在的鳍片进行选择性刻蚀，使得选择性刻 蚀具有良好的可控性，并且减少了晶片沾污的可能性。
[0008] 根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造 FinFET 器件，包括如下步骤：
[0009] 提供衬底，在所述衬底上形成鳍片；
[0010] 形成假栅极绝缘层和假栅极层；
[0011] 形成栅极侧墙；
[0012] 定义源漏区域的图案，刻蚀形成源漏区域凹槽；
[0013] 在外延腔中，通过外延工艺在所述源漏区域凹槽中形成源漏区域；
[0014] 去除所述假栅极层和所述假栅极绝缘层；
[0015] 在外延腔中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀；
[0016] 形成高K栅极绝缘层和金属栅极。
[0017] 在本发明的方法中，所述预烘焙工艺采用HC1或H2对所述鳍片中的FinFET沟道 区域进行选择性刻蚀；所述预烘焙工艺的温度为100?1000°C，时间为Is?lOmin，气体流 量为 1 ?lOOOsccm。
[0018] 在本发明的方法中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择 性刻蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜。
[0019] 在本发明的方法中，所述选择性刻蚀包括对所述鳍片的顶面和侧面的刻蚀。
[0020] 在本发明的方法中，所述选择性刻蚀仅包括对所述鳍片的顶面的刻蚀；通过对所 述鳍片的顶面的刻蚀，获得期望的沟道长度。
[0021] 在本发明的方法中，在外延腔中去除所述假栅极层和所述假栅极绝缘层。
[0022] 本发明的优点在于：在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HC1 或H 2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的 缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利 于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少 了晶片转移次数，避免了晶片沾污。

【专利附图】

【附图说明】
[0023] 图1-8本发明的半导体器件制造方法流程及其结构示意图。

【具体实施方式】
[0024] 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是 示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本发明的概念。
[0025] 本发明提供一种半导体器件制造方法，在外延腔中利用HC1或4预烘焙 (pre-bake)工艺对晶体管沟道所在的鳍片进行选择性刻蚀，其制造流程参见附图1-8,其 中包含了可选的实施方式。另外，每幅图中的（a)图为垂直于鳍片延伸方向的横截面图， (b)图为沿鳍片延伸方向的横截面图。
[0026] 首先，参见附图1，提供衬底1，在衬底1上形成鳍片11。衬底1可以依器件用途需 要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅（SiGe)衬底，化合物半导体 材料，例如氮化镓（GaN)、砷化镓（GaAs)、磷化铟（InP)等。出于与传统CMOS工艺兼容的考 虑，本实施例中的衬底1优选地采用了体硅衬底。
[0027] 在衬底1上形成鳍片11的具体方式包括：光刻并刻蚀衬底1，在衬底1中形成多 个沿第一方向延伸分布的鳍片11以及沟槽。在相邻的鳍片11之间的沟槽中，形成有隔离 结构2,具体包括采用PECVD、HDP-CVD、RT0 (快速热氧化）等工艺沉积绝缘介质材质，例如 氧化硅、氮氧化硅等，从而构成了形成于各个鳍片11上的器件之间的电学隔离。值得注意 的是，附图中衬底1与鳍片11之间的虚线表示同质的鳍片11与衬底1的分界，并不代表它 们为不同材料。
[0028] 接着，参见附图2,依次形成假栅极绝缘层和假栅极层，栅极侧墙，以及源漏区域。 首先，形成假栅极绝缘层3。假栅极绝缘层3的材料通常为氧化硅，其形成工艺包括但并不 限于LPCVD、PECVD等，其厚度为l-5nm，优选地在l-3nm。在附图2(a)中，假栅极绝缘层3 包围了鳍片11所暴露的顶面和两个侧面，而被假栅极绝缘层3包围的鳍片11的部分对应 了晶体管的沟道区域。接着，全面性形成假栅极层4,并进行平坦化，获得具有平坦表面的假 栅极层4。假栅极层4的材料为多晶硅或非晶硅，优选地为P型多晶硅或非晶硅。假栅极 层4的厚度并不做特殊限定，其需要依据鳍片11的尺度来设置，因为假栅极层4需要完全 覆盖鳍片11。这样，假栅极层4和假栅极绝缘层3形成了假栅极堆栈。接下来，定义出栅 极线条的图案，刻蚀出去多余的假栅极层4,然后，全面沉积栅极侧墙材料，其材料包括但不 限于氧化硅，氮化硅等，并进行回刻蚀，从而形成栅极侧墙6。接着，形成源漏区域5具体包 括：定义出源漏区域的图案，对鳍片11进行刻蚀，形成源漏区域凹槽；接着，在外延腔（未 图示）中，通过外延工艺在源漏区域凹槽中形成源漏区域5。其中，源漏区域5的材料包括 但是不限于Si，GeSi等。这样，就形成了如图2所示的器件结构。
[0029] 接下来，参见附图3,去除假栅极层4和假栅极绝缘层3,形成栅极凹槽8。在进行 该去除步骤之前，形成底层的层间介质层7,覆盖在源漏区域5之上，通常，层间介质层为低 K材料或氧化硅。同时，优选地在外延腔中去除假栅极层4和假栅极绝缘层3,可以减少晶 片转移次数，去除工艺可以选择干法刻蚀。
[0030] 接着，参见附图4,在外延腔中，采用预烘焙工艺对鳍片11中的FinFET沟道区域进 行选择性刻蚀。其中，预烘焙工艺采用HC1*H 2对鳍片11进行刻蚀，预烘焙工艺的温度为 100?1000°C，时间为Is?lOmin，气体流量为1?lOOOsccm。相对于传统的湿法腐蚀工 艺，预烘焙工艺对器件结构的损伤更小，例如，避免了对栅极侧墙6、层间介质层7以及沟道 区域表面的损伤，并且，由于在外延腔中进行此步骤工艺，减少了晶片转移次数，降低了晶 片沾污的几率。
[0031] 在一个实施例中，采用预烘焙工艺对鳍片11中的FinFET沟道区域进行选择性刻 蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜9,如图5所示。高迁移率半导体指的 是载流子迁移率大于常规体硅衬底的半导体材料，例如Ge、应变Si、SiGe、GaAs、InP、InSb 等。高迁移率半导体薄膜9的厚度在1?20nm，优选地为1?5nm。由高迁移率半导体薄 膜作为沟道材料的FinFET，具有更高的性能，例如饱和驱动电流增大。
[0032] 在本发明一个实施例中，对鳍片11中的FinFET沟道区域进行的选择性刻蚀包括 对鳍片11的顶面和侧面的刻蚀，参见附图4,此种选择性刻蚀，更加有利于制作高迁移率沟 道材料器件，因为在此情况下高迁移率半导体薄膜得以包围住鳍片11。同时，通过对鳍片 11顶面刻蚀深度的控制，能够获得期望的沟道长度。在另外的实施例中，选择性刻蚀仅包括 对鳍片11的顶面的刻蚀，参见附图7,此种选择性刻蚀，更加有利于对器件的沟道长度和阈 值电压进行调节和控制，便于不同参数的晶体管的集成。
[0033] 接着，参见附图6和附图8,进行后栅工艺。其中，附图6表示了高迁移率器件的 后栅工艺，附图8表示了未沉积高迁移率半导体薄膜的器件的后栅工艺，被应用于但并是 被限制于沟道长度调节的实施例中。后栅工艺具体包括在栅极凹槽8中，先后形成高K栅 极绝缘层13和金属栅极14。其中，高K栅极绝缘层13的材料选自以下材料之一或其组合 构成的一层或多层：Al 203，Hf02，包括 HfSi0x、HfSi0N、HfA10x、HfTa0x、HfLa0 x、HfAlSi0x#& HfLaSiOx至少之一在内的铪基高K介质材料，包括Zr02、La20 3、LaA103、Ti02、或Y203至少之 一在内的稀土基高Κ介质材料；金属栅极14的材料为金属、合金或金属化合物，例如TiN， TaN，W 等。
[0034] 至此，依据上述【具体实施方式】详述了本发明的方法。在本发明的方法中，在去除 假栅极层和假栅极绝缘层之后，在外延腔中，采用HC1或H 2预烘焙工艺对所述鳍片中的 FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以 及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和 进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。
[0035] 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说 明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落 在本发明的范围之内。
【权利要求】
1. 一种半导体器件制造方法，用于制造 FinFET器件，其中，包括如下步骤： 提供衬底，在所述衬底上形成轄片； 形成假栅极绝缘层和假栅极层； 形成栅极侧墙； 定义源漏区域的图案，刻蚀形成源漏区域凹槽； 在外延腔中，通过外延工艺在所述源漏区域凹槽中形成源漏区域； 去除所述假栅极层和所述假栅极绝缘层； 在外延腔中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀； 形成高K栅极绝缘层和金属栅极。
2. 根据权利要求1所述的方法，其特征在于，所述预烘焙工艺采用HC1或H2对所述鳍 片中的FinFET沟道区域进行选择性刻蚀。
3. 根据权利要求2所述的方法，其特征在于，所述预烘焙工艺的温度为100?1000°C， 时间为Is?lOmin，气体流量为1?lOOOsccm。
4. 根据权利要求1所述的方法，其特征在于，采用预烘焙工艺对所述鳍片中的FinFET 沟道区域进行选择性刻蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜。
5. 根据权利要求1所述的方法，其特征在于，所述选择性刻蚀包括对所述鳍片的顶面 和侧面的刻蚀。
6. 根据权利要求1所述的方法，其特征在于，所述选择性刻蚀仅包括对所述鳍片的顶 面的刻蚀。
7. 根据权利要求5或6所述的方法，其特征在于，通过对所述鳍片的顶面的刻蚀，获得 期望的沟道长度。
8. 根据权利要求1所述的方法，其特征在于，在外延腔中去除所述假栅极层和所述假 栅极绝缘层。
【文档编号】H01L21/336GK104217948SQ201310215647
【公开日】2014年12月17日 申请日期:2013年5月31日 优先权日:2013年5月31日
【发明者】殷华湘, 秦长亮, 朱慧珑 申请人:中国科学院微电子研究所