半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本发明公开了一种在一个封装中层叠有多个半导体芯片的半导体器件中，将多个半导体芯片中的任何一个所产生的电压作为电源电压供给其它半导体芯片并可使其稳定运行的技术。本发明的主要一例是将2个芯片层叠，将焊盘A、B、C分别配置于各芯片并排的边，将所述焊盘分别以金属线wireA、B、C共同地连接。另一例为沿着与配置有焊盘A、B、C的边不同的边配置焊盘H及焊盘J，并通过金属线wireHJ将芯片间接合连接。
【专利说明】半导体器件
[0001]本申请是申请号为200910146106.1、申请日为2009年6月12日、发明名称为“半
导体器件”的中国发明专利申请的分案申请。
【技术领域】
[0002]本发明公开了一种在一个封装中层叠有多个半导体芯片的半导体器件中，将多个半导体芯片中的任何一个所产生的电压作为电源电压供给其它的半导体芯片并使其稳定运行的技术。
【背景技术】
[0003]两个半导体芯片之间的关系，一般已知的有如下。
[0004]一个半导体芯片具有调整器电路，其被供给外部电源电压，并输出将外部电源电压降压后的内部电源电压(第I半导体芯片)。
[0005]另一个的半导体芯片则被供给所述内部电源电压作为动作电源电压(第2半导体芯片)。
[0006]此时，第I半导体芯片以高的电源电压进行动作，例如可以以4?25V来进行动作。第2半导体芯片以比第I半导体芯片低的电源电压进行动作，例如可以以1.4-3.6V来进行动作。
[0007]S卩，以半导体产品目录所示的最大电压值来进行比较时，第I半导体芯片为最大电压值比第2半导体芯片高的半导体芯片。
[0008]过去，第I半导体芯片与第2半导体芯片收容于不同的封装中，经由连接于半导体芯片的外部引脚，向两个半导体芯片供给电源电压。
[0009]但是，在电路板上并排搭载两个封装时，则存在需要很大安装面积的问题。
[0010]为了使安装面积变小，已知有如下的【背景技术】。
[0011]在日本公开特许公报特开2005-183611号公报(专利文献I)中，记载有关于多芯片型半导体器件的技术，为将设于外部的调整器电路内置于芯片，并在I个封装中将2个芯片并排装载(平放)。
[0012]可将2个芯片并排收容于一个封装，与将2个封装并排安装相比，可减少安装面积，即可使封装尺寸变小。该文献虽记载了在I个封装内平放2个芯片的技术，但是并没有充分的记载通过I个封装化而使调整器电路更加稳定地动作的技术。
[0013]另外，作为安装方法，使封装尺寸更小的技术一般被认为是芯片层叠技术。
[0014]但是，在本次的【背景技术】调查中，并未发现着重于层叠时使调整器电路稳定地动作的技术文献。
[0015]另一方面，在本次的【背景技术】调查中，找到了记载关于使调整器电路的动作稳定化的电路及半导体器件的技术的专利第3732884号(专利文献2)。
[0016]但是，该文献仅记载关于在I芯片内的调整器电路的稳定化技术。并未记载在有多个芯片及层叠所述芯片的构造中，使调整器电路稳定地动作的技术。[0017]《专利文献I》
[0018]日本公开特许公报特开2005-183611号公报
[0019]《专利文献2》
[0020]专利第3732884 号

【发明内容】

[0021]本发明的目的在于提供一种在多个半导体芯片层叠于同一封装的半导体器件中，可将多个半导体芯片中的任何一个所产生的电压作为其它的半导体芯片的电源电压，且可稳定动作的技术。
[0022]于本案所公开的技术中，其中一实施例如下。即，关于本发明的半导体器件，包括:第I半导体芯片，其具有包括第I边的4个边，并在主面设有焊盘；第2半导体芯片，其具有包括第2边的4个边，并在主面设有焊盘，上述第I边与上述第2边并排层叠于上述第I半导体芯片的主面上，且各主面朝向同一方向；封装体，将上述第I半导体芯片及上述第2半导体芯片进行封装；及多个外部引脚，连接于上述焊盘，且引脚的一部分露出在上述封装体的外部。上述第I半导体芯片包括:外部电源输入焊盘，由上述外部引脚供给外部电源电压；调整器电路，电连接于上述外部电源输入焊盘，按照参考电压及与该参考电压比较的输入电压以生成将上述外部电源电压降压后的内部电源电压；内部电源电压输出焊盘，电连接于上述调整器电路，并输出上述内部电源电压；及监测器焊盘，电连接于输入有上述输入电压的上述调整器电路的输入部。上述第2半导体芯片包括:内部电源输入焊盘，由上述内部电源电压输出焊盘输入上述内部电源电压；上述内部电源电压输出焊盘及上述监测器焊盘，沿着上述第I半导体芯片的上述第I边配置，上述内部电源输入焊盘，沿着上述第2半导体芯片的上述第2边配置，上述监测器焊盘与上述内部电源电压输出焊盘和上述内部电源输入焊盘的连接路径间电 连接，或经由上述内部电源输入焊盘与上述内部电源电压输出焊盘电连接。另外，上述第I半导体芯片具有:第I信号焊盘，沿着与上述第I边不同的边，与上述第2半导体芯片之间收发信号；上述第2半导体芯片具有--第2信号焊盘，沿着与配置上述第I信号焊盘的边并排的边，并与上述第I信号焊盘电连接。
[0023]在本案所公开的发明中，对于解决上述课题的手段所示的一实施例可得到的效果简单说明如下。
[0024]即，通过将上述芯片作成层叠构造，可减少因第I信号焊盘与第2信号焊盘之间所进行的信号收发所产生的噪声对内部电源电压的影响。
[0025]附图的简单i兑明
[0026]图1是本发明实施方式I的半导体器件的功能框图。
[0027]图2是本发明实施方式I的半导体器件的封装构造的平面图。
[0028]图3是本发明实施方式I的半导体器件的封装构造的剖面图。(a)是图2的A-A'的剖面图。(b)是图2的B-B'的剖面图。
[0029]图4是表示本发明实施方式I的半导体器件的调整器电路及外围部分的详细内容。
[0030]图5是表示本发明实施方式I的半导体器件的比较部的等价电路的详细内容。
[0031]图6是表示本发明实施方式I的半导体器件的带隙电路的一例。[0032]图7是图2所示本发明实施方式I的半导体器件的封装构造的平面图的比较例的详细内容图。
[0033]图8是表示图2及图7的等价电路的详细内容图。(a)是表示图7的等价电路的详细内容图。(b)是表示图2的等价电路的详细内容图。
[0034]图9是表示信号区域与电源区域并排于同一边时的详细内容图。
[0035]图10是表示相对于配置有电源区域的边，将信号区域配置于不同的边的例子的详细内容。(a)是表示将信号区域配置于与配置有电源区域的边交叉的边的例子的详细内容。(b)是表示将信号区域配置于与配置有电源区域的边相对的边的例子的详细内容。
[0036]图11是表示相对于配置有电源区域的边，将信号区域配置于不同的边且与图10不同例的详细内容。
[0037]图12是表示调整器电路、第1-1内部电路及第1-2内部电路，分别连接于金属布线的详细内容。(a)是表示调整器电路、第1-1内部电路及第1-2内部电路，共同地连接于焊盘的图。(b)是表示将连接调整器电路的焊盘，与连接第1-1内部电路及第1-2内部电路的焊盘分开设置的图。
[0038]图13是表示本发明实施方式2的半导体器件的引线引脚与第I金属线、第2金属线及第3金属线的连接部的放大图。(a)是表示第3金属线与引线引脚的第3连接点，比第2金属线的第2连接点更靠近第I金属线的第I连接点的位置的状态图。(b)是表示第3金属线与引线引脚的第3连接点，在于第I连接点与第2连接点之间的位置的状态。
[0039]图14是表示在于本发明实施方式3的半导体器件的降压开关部的PMOS晶体管及外围部分的剖面的详细内容图。
[0040]图15是表示在于本发明实施方式3的半导体器件的降压开关部的PMOS晶体管及外围部分的布局的详细内容图。
[0041]图16是表示本发明实施方式4的半导体器件的焊盘与多个第2内部电路的连接图。(a)是表示第2-1内部电路与第2-2内部电路连接于焊盘，且在焊盘与第2-2内部电路之间连接有焊盘X的图。(b)是表示第2-1内部电路、第2-2内部电路、第2-3内部电路及第2-4内部电路共同地连接于焊盘的图。
[0042]图17是本发明实施方式5的半导体器件的引线引脚与第I金属线、第2金属线及第3金属线的连接部的放大图。(a)是表示第I焊盘及第3焊盘，分别以多个第I金属线及第3金属线与引线引脚连接的状态图。(b)是表示多个第I焊盘及第3焊盘分别以多个第I金属线及第3金属线与引线引脚连接的状态图。
[0043]图18是表示本发明实施方式6的半导体器件的调整器电路及外围部分的详细内容图。
[0044]图19是表示本发明实施方式7的半导体器件的调整器电路及外围部分的详细内容图。
[0045]图20是表示本发明实施方式8的半导体器件的调整器电路及外围部分的详细内容图。
[0046]图21是表示本发明实施方式9的半导体器件的调整器电路及外围部分的详细内容图。
[0047]图22是本发明实施方式10的半导体器件的封装构造的平面图。[0048]图23是本发明实施方式10的半导体器件的封装构造的剖面图。(a)是图22的A-A'的剖面图。(b)是图22的B-B'的剖面图。
[0049]图24是表示图22的平面图的比较例的详细内容图。
[0050]图25是表示在焊盘配置于第2半导体芯片的第I长边时，第I焊盘、第2焊盘的外围部分的放大图。
[0051]图26是表示并非将调整器电路配置于第2半导体芯片之下，而配置在不与第2半导体芯片重迭的区域时的图。
[0052]图27是在调整器电路上重迭第2半导体芯片时，重迭在降压开关部以外的区域做层叠时的图。
[0053]图28是表不一般的输入/输出电路的一例的详细内容图。
[0054]图29是表示本发明实施方式11的半导体器件的封装构造的平面图。
[0055]图30是表示本发明实施方式12的半导体器件的封装构造的平面图。
[0056]图31是表示本发明实施方式13的半导体器件的封装构造的平面图。
[0057]图32是表示本发明实施方式13的半导体器件的调整器电路及外围部分的详细内容图。
[0058]图33是表示AFE与MCU的电池电压控制系统的详细内容的电路框图。
[0059]图34是表示本发明实施方式14的半导体器件的封装构造的平面图。
[0060]图35是表示本发明实施方式14的半导体器件的封装构造的剖面图。(a)是图34的A-A'的剖面图。(b)是图34的B-B'的剖面图。
[0061]图36是表示本发明实施方式15的半导体器件的封装构造的平面图。
[0062]图37是表示本发明实施方式15的半导体器件的封装构造的剖面图。(a)是图36的A-A'的剖面图。(b)是图36的B-B'的剖面图。
[0063]符号的说明
[0064]A、B、C、D、E、F、G、H、J焊盘
[0065]S、V、X、BP1、BP2焊盘
[0066]Ball焊锡球
[0067]Cap电容器
[0068]chipl第I半导体芯片
[0069]chip2第2半导体芯片
[0070]c ire I内部电路
[0071]circl-Ι内部电路
[0072]circl-2内部电路
[0073]circ2内部电路
[0074]circ2-l内部电路
[0075]circ2-2内部电路
[0076]circ2-3内部电路
[0077]circ2-4部电路
[0078]circ3内部电路
[0079]cornerI角[0080]corner2角
[0081]CS定电流源
[0082]extVcc外部电源电压
[0083]filml、film2接着膜
[0084]GND接地电压(接地极)
[0085]ifD漏极电极的接触部
[0086]if S源极电极的接触部
[0087]IN输入部
[0088]inter内插器衬底
[0089]intVcc、intVcc2内部电源电压
[0090]Lac、Lbc、Lda、Lsv、tl、t2距离
[0091]La、Lv长度
[0092]LD1、LD2触点
[0093]Lead、VREGO、VREGl引线引脚
[0094]VREG2、Vcc、 Vss引线引脚
[0095]VDD、VDD2引线引脚
[0096]LP触点焊盘
[0097]metal、metalA、metalB金属布线
[0098]metalC、metalH、metalj金属布线
[0099]metalV、metalG、metalX金属布线
[0100]mold封装体
[0101]NtrU Ntr2NMOS 晶体管
[0102]PKG封装
[0103]pointA、pointB、pointC连接点
[0104]PowArea电源区域
[0105]Ptr 1、Ptr2、Ptr3PMOS 晶体管
[0106]R1、R2电阻
[0107]Ref比较部
[0108]Reg调整器电路
[0109]Reg2调整器电路
[0110]RvregURvdd导体电阻
[0111]RwireA> RwireB> RwireC布线电阻
[0112]S1、S2区域
[0113]secP第二焊盘
[0114]Sep压部
[0115]SigArea信号区域
[0116]sigl、sig2、sig3、sig4信号引脚
[0117]Sff降压开关部
[0118]tab晶台[0119]Vback输入电压
[0120]via通孔
[0121]Vmon监测电压
[0122]Vref参考电压
[0123]wire> wireA> wireB金属线
[0124]wireC、wireD、wireE金属线
[0125]wireF、wireH、wirej金属线
[0126]wireHJ> wireV> wireG金属线
[0127]wireSub电路板上的布线
[0128]1L1、2L1第 I 长边
[0129]1L2、2L2第 2 长边
[0130]1SU2S1第 I 短边
[0131]1S2、2S2第 2 短边
【具体实施方式】
[0132]以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。
[0133](实施方式I)
[0134]图1是本发明实施方式I的半导体器件的功能框图。
[0135]如图1所示，在第I半导体芯片chipl之上，层叠第2半导体芯片chip2，所述2个芯片收容于I个封装PKG内。
[0136]例如，第I半导体芯片chipl具有模拟电路，是进行电源控制等的模拟芯片，第2半导体芯片chip2是控制所述模拟芯片，并进行信息处理的微型计算机芯片。
[0137]第I半导体芯片chipl具有I个或多个输出将外部电源电压extVcc降压后的内部电源电压intVcc的调整器电路Reg。
[0138]而且，第I半导体芯片chipl经由信号引脚sigl与封装PKG外部进行信号的收发，具有I个或多个处理信息的内部电路circl。
[0139]调整器电路Reg及内部电路circl电连接于供给外部电源电压extVcc的引脚。
[0140]第2半导体芯片chip2经由信号引脚sig2与封装PKG外部进行信号的收发，并具有I个或多个处理信息的内部电路circ2。
[0141]内部电路circ2电连接于调整器电路Reg。
[0142]内部电路circl具有与内部电路circ2进行信号收发的信号引脚sig3。
[0143]内部电路circ2具有与内部电路circl进行信号收发的信号引脚sig4。
[0144]信号引脚sig3与信号引脚sig4经由金属线wire电连接。
[0145]此时，第I半导体芯片以高的电源电压进行动作,例如可以以4~25V进行动作。第2半导体芯片是以比第I半导体芯片低的电源电压进行动作，例如可以以1.4~3.6V进行动作。
[0146]即，以半导体产品目录所示的最大电压值来进行比较时，第I半导体芯片为比第2半导体芯片的最大电压值高的半导体芯片。
[0147]调整器电路Reg、内部电路circl及内部电路circ2，与提供接地电压GND的引脚电连接。
[0148]图2是本发明实施方式I的半导体器件的封装构造的平面图。
[0149]图3是本发明实施方式I的半导体器件的封装构造的剖面图。
[0150]图3(a)是图2的A-A'的剖面图。图3 (b)是图2的B-B'的剖面图。
[0151]如图2及图3所示，实施方式I的半导体器件的封装在本实施方式中使用QFP (Quad Flat Package:方型扁平式封装)。
[0152]如图2及图3所示，封装内有用于装载半导体芯片的晶座tab。晶座tab以图中未示出的吊带导线保持于4个角落。晶座tab上装载有第I半导体芯片chipl。
[0153]第I半导体芯片chipl以及后述的第2半导体芯片chip2以使用半导体晶圆工艺技术形成有晶体管等的电路层的面为主面。另外，以与所述主面相对的面，即相反的面为背面。
[0154]如图3所示，第I半导体芯片chipl的背面通过与例如晶座tab的表面和以热硬化性环氧接着膜filml等固定。晶座tab是由构成QFP的材料之一、在以金属性(导电性)材料所组成的导线架的制造阶段中，与吊带导线、引线引脚Lead等一起一体地成形。换言之，晶座tab为用于装载半导体芯片的导线架的一部分。
[0155]在第I半导体芯片chipl的主面上,第2半导体芯片chip2的主面与第I半导体芯片chipl的主面朝相同的方向层叠。
[0156]第I半导体芯片chipl的主面及第2半导体芯片chip2的背面亦以接着膜film2
等固定。
[0157]例如第I半导体芯片chipl及第2半导体芯片chip2的芯片厚度分别都是150 μ m左右。另外，接着膜filml及接着膜film2的接着厚度分别都是25 μ m左右。
[0158]如图2所示，第I半导体芯片chipl及第2半导体芯片chip2为四角形，而在本实施方式中为长方形。
[0159]另外，第2半导体芯片chip2的外形比第I半导体芯片chipl的外形小。因此，第2半导体芯片chip2的4个边被第I半导体芯片chipl的4个边围绕。
[0160]另外，第2半导体芯片chip2的各边与第I半导体芯片chipl的各边并列层叠。
[0161]如图2所示，第I半导体芯片chipl的主面上，内置的调整器电路Reg及内部电路circl连接的多个焊盘BPl沿着芯片的各边配置。也可以说是所述多个焊盘BPl被配置成夹在第I半导体芯片chipl的各边与第2半导体芯片chip2的各边之间。
[0162]另外，同样地，第2半导体芯片chip2的主面上的连接内部电路circ2的多个焊盘BP2被沿着芯片各边配置。
[0163]另外，如图2所示，关于第I半导体芯片chipl的多个焊盘BPl及第2半导体芯片chip2的多个焊盘BP2的数量，图标中的数字只是为了方便说明而举出的适当数，实际数量可比图示的数多或少。
[0164]如图2及图3所示，多个焊盘BPl及BP2由金属线wire连接至各自对应的多个引线(外部)引脚Lead。所述金属线wire例如可为金线、铝(Al)线及铜(Cu)线等。所述金属线wire通过兼用了超音波和热的打线接合法等来连结。[0165]收容于封装PKG的第I半导体芯片chipl及第2半导体芯片chip2经由以金属线wire连接的引线引脚Lead，由封装外部输入电源电压、接地电压，并且进行信号类的收发(相当于图1所示的信号引脚sigl、sig2)。
[0166]如图2及图3所示，第I半导体芯片chipl以及第2半导体chip2以热硬化性环氧类树脂等材料所构成，被由传递模法等形成的封装体mold覆盖。封装体mold的厚度，例如可为1.4mm左右。
[0167]封装体mold具有保护半导体芯片受到来自外部的电性冲击及机械性冲击的作用。
[0168]引线引脚Lead的一部分从封装体mold的4个边露出。
[0169]此外，关于图2所示的封装的引线引脚Lead的数量，图标中的数字只是为了方便说明而举出的适当数，实际数量可比图示的数多或少。藉此，将2个半导体芯片进行层叠，并收容于I个封装内，比起以前的将2个封装排列安装于电路板上的方法相比，可减小安装面积。
[0170]图4表示本发明实施方式I的半导体器件的调整器电路Reg及外围部分的详细内容。
[0171]如图4所示，调整器电路Reg由比较部Ref、降压开关部SW及分压部S印构成。
[0172]图5表示本发明实施方式I的半导体器件的比较部Ref的等价电路的详细内容。
[0173]如图5所示，在本实施方式中，比较部Ref为由PMOS晶体管Ptrl，Ptr2、NMOS晶体管Ntrl，Ntr2及定电流源CS所构成的电流镜型放大电路。
[0174]如图4及图5所示，降压开关部SW由PMOS晶体管Ptr3构成。
[0175]如图4及图5所示，分压部S印由电阻Rl及电阻R2构成。另外，电阻Rl及电阻R2为在半导体芯片中使用多晶硅等所形成的电阻。
[0176]如图4及图5所示，构成调整器电路Reg的晶体管及电阻等分别用金属布线metal连接。金属布线metal为使用半导体晶圆工艺技术等，以铝(Al)、铜(Cu)等形成的布线。
[0177]如图4所示，配置于第I半导体芯片chipl的主面的焊盘V，为通过金属布线metalV连接于内部电路circl及调整器电路Reg,并输入外部电源电压extVcc的外部电源输入焊盘。
[0178]焊盘V通过金属线wireV与输入外部电源电压extVcc的引线引脚Vcc连接。
[0179]如图4所示，配置于第I半导体芯片chipl的主面的焊盘A，为通过金属布线metalA与调整器电路Reg的降压开关部SW的漏极电极连接,并输出内部电源电压intVcc的内部电源输出焊盘。
[0180]如图4所示,配置于第I半导体芯片chipl的主面的焊盘B,通过金属布线metalB与调整器电路Reg的分压部Sep连接，为用于输入在调整器电路Reg内用于与后述的参考电压Vref比较的输入电压Vback的监测焊盘。
[0181]分压部Sep通过金属布线metal与具有用于输入2个比较用电压的比较部Ref的输入部IN连接。
[0182]如图4所示,配置于第2半导体芯片chip2的主面的焊盘C,通过金属布线metalC与内部电路circ2连接，为输入内部电源电压intVcc的内部电源输入焊盘。
[0183]焊盘A、B、C分别通过金属线wireA、B、C与输出内部电源电压intVcc的引线引脚VREGl连接。
[0184]如图4所示，在引线引脚VREGl与接地极GND之间，连接有补偿内部电源电压intVcc的相位补偿及稳定电压的调整器容量的电容器Cap。调整器容量的电容器，一般多为设有UF等级的大容量。因此，最好使用电解电容。电容器Cap安装于封装PKG的外侧，即与封装PKG —起安装在电路板上。
[0185]如图4所示，配置于第I半导体芯片chipl的主面的I个或多个焊盘H，为通过金属布线metalH与内部电路circl连接,并与内部电路circ2进行信号收发的焊盘。另外，焊盘H相当于图1的信号引脚sig3。
[0186]如图4所示，配置于第2半导体芯片chip2的主面的I个或多个焊盘J，为通过金属布线metalj与内部电路circ2连接,并与内部电路circl进行信号收发的焊盘。此外，焊盘J相当于图1的信号引脚sig4。
[0187]焊盘H与焊盘J通过金属线wireHJ连接。
[0188]如图4所示，配置于第I半导体芯片chipl及第2半导体芯片chip2的主面的I个或多个焊盘G,为通过金属布线metalG与调整器电路Reg、内部电路circl及内部电路circ2连接，并供给有接地电压GND的接地极焊盘。
[0189]多个焊盘G,通过金属线wireG与供给有接地电压GND的I个或多个引线引脚Vss连接。
[0190]下面说明图4所示电路的动作。
[0191]调整器电路Reg为产生将外部电源电压extVcc降压后的内部电源电压intVcc的电路。
[0192]内部电源电压intVcc由焊盘A输出，并经由引线引脚VREGl从第2半导体芯片chip2的焊盘C输入。
[0193]由焊盘C输入的内部电源电压intVcc，被输入第2半导体芯片chip2的内部电路circ2。藉此，内部电路circ2，即第2半导体芯片chip2为可以动作的状态。
[0194]调整器电路Reg的比较部Ref中，输入对于周围的温度变化而电压值变化小的带隙电路所产生的参考电压Vref。
[0195]图6为表示本发明实施方式I的半导体器件的带隙电路的一例。
[0196]一般地，在通常的电路中，电压的电压偏差值相对于目标电压值为±3%左右。通过使用带隙电路生成电压，可在对温度变动为O?60°C的范围内将电压偏差值抑制在目标电压值的±0.5%左右。
[0197]如图4所示，由引线引脚VREGl反馈的内部电源电压intVcc，即由焊盘B输入而进入分压部Sep的输入电压Vback,通过电阻Rl及电阻R2被分压成与参考电压Vref的电压值相等的监测电压Vmon。
[0198]调整器电路Reg的比较部Ref通过调整供给PMOS晶体管Ptr3的栅极的电压，调整内部电源电压intVcc的大小，以使得输入至输入部IN的参考电压Vref与监测电压Vmon相等。
[0199]以上说明了关于在层叠有2个半导体芯片收容于同一封装的半导体器件中，由一边的芯片向另一边的芯片供给电源电压，并在2个半导体芯片之间进行信号的收发的构造。如果在多数特征中以例子来说明的话，例子如下。但是，并非仅限定于以下各例。[0200]其中I个例为关于第I半导体芯片chipl的内部电源输出焊盘(焊盘A)、监测器焊盘(焊盘B)及层叠的第2半导体芯片chip2的内部电源输入焊盘(焊盘C)的配置关系。
[0201]另一例为关于收发第I半导体芯片chipl与第2半导体芯片chip2的信号的焊盘的连接方法及其配置。
[0202]关于这些特征，以下使用比较例进行详细说明。
[0203]图7为与图2所示的本发明实施方式I的半导体器件的封装构造的平面图的比较例的详细内容图。
[0204]如图7所示，焊盘A及焊盘B为在第I半导体芯片chipl的主面上，沿着4个边之中的I边配置，在本实施方式中为沿着一边的长边配置。
[0205]其次，焊盘C为在第2半导体芯片chip2的主面上，沿着与配置有焊盘A及焊盘B的边相反的第2半导体芯片chip2的长边而配置。
[0206]焊盘A及B通过金属线wireA及金属线wireB分别与多个引线引脚Lead之中的弓丨线引脚VREGl共同连接。
[0207]另外，引线引脚VREGl与引线引脚VDD通过藉由将铜(Cu)等进行蚀刻所形成的电路板上的布线wireSub被连接,并且引线引脚VDD通过金属线wireC与焊盘C连接。
[0208]对此，图2所示的本发明实施方式I的半导体器件的焊盘C，为在第2半导体芯片chip2的主面上，沿着与配置有焊盘A及焊盘B的边并排的第2半导体芯片chip2的边配置。
[0209]另外,焊盘A、B、C分别通过金属线wireA、B、C共通地与引线引脚VREGl连接。
[0210]亦可说是焊盘A、B、C经由引线引脚VREGl分别通过金属线wireA、B、C电连接。
[0211]如上所述，通过层叠芯片使2个芯片的各边并排，将焊盘A、B、C分别沿着2个芯片所排列的边配置，并通过金属线wire将所述焊盘共通地连接于引线引脚VREG1，与以电路板上的布线wireSub连接相比，可使布线长度变短。通过缩短布线长度，可使布线电阻变小，故可减少内部电源电压intVcc的电压降。
[0212]另外，在图2中，由于不需要图7所示的引线引脚VDD，故亦可减少封装PKG的引脚数。
[0213]图8表示图2及图7的等价电路的详细内容。
[0214]图8(a)表不图7的等价电路的详细内容。图8(b)表不图2的等价电路的详细内容。
[0215]如图8(a)所示，连接焊盘A与引线引脚VREGl的金属线wireA中具有布线电阻RwireA0连接焊盘B与引线引脚VREGl的金属线wireB中具有布线电阻RwireB。引线引脚VREGl中具有导体电阻Rvregl。在连接引线引脚VRGEl与引线引脚VDD的电路板上的布线wireSub中具有布线电阻RwireSub。引线引脚VDD中具有导体电阻Rvdd。连接焊盘C与引线引脚VDD的金属线wireC中具有布线电阻RwireC。
[0216]S卩，图7所示的比较例的焊盘A与焊盘C之间的合计电阻R可用R = RwireA+Rvregl+RwireSub+Rvdd+RwireC 表不。
[0217]对此，如图8(b)所示，图2的本发明实施方式I的半导体器件的焊盘A与焊盘C之间的合计电阻R可用R = RwireA+Rvregl+RwireC表示。
[0218]图2的本发明实施方式I的半导体器件的焊盘A经由引线引脚VREGl与焊盘C连接。因此，在图2的本发明实施方式I的半导体器件中，由于没有电路板上的布线WireSub与引线引脚VDD的连接，所以布线长度可比图7中的比较例短。S卩，在图2的本发明实施方式I的半导体器件中，可使电阻比图7中的比较例小，可减小电路板上的布线wireSub的布线电阻RwireSub及引线引脚VDD的导体电阻Rvdd的部分。通过减小电阻，可减少内部电源电压intVcc的电压降。
[0219]另外，流过的电流比流过金属线wireB的电流多的金属线wireA的金属线长度最好比金属线wireB的金属线的长度短。
[0220]藉此，可使金属线wireA的布线电阻RwireA变小，从而可减少内部电源电压intVcc的电压降。
[0221]下面说明其特征。
[0222]如图7的比较例所示，在第I半导体芯片chipl的主面中，沿着配置有焊盘A、B的边配置I个或多个焊盘H。
[0223]如图4所示,焊盘H通过金属布线metalH与第I半导体芯片chipl的内部电路circl连接。
[0224]接着，如图7的比较例所示，在第2半导体芯片chip2的主面中，沿着与配置有焊盘C的边相反(相对)的边配置I个或多个焊盘J。
[0225]如图4所示,焊盘J通过金属布线metalj与第2半导体芯片chip2的内部电路circ2连接。
[0226]焊盘H与焊盘J分别以金属线wireH及金属线wirej,经由各自对应的引线引脚Lead连接。
[0227]藉此,第I半导体芯片chipl的内部电路circl与第2半导体芯片chip2的内部电路circ2可进行信号的收发。
[0228]对图7的比较例，图2所示的本发明实施方式I的半导体器件中，焊盘H为在第I半导体芯片chipl的主面上，沿着与配置有焊盘A、B的边不同的边而配置。在本实施方式中，焊盘H沿着与配置有焊盘A、B的边交叉的边而配置。
[0229]另外，焊盘J也为在第2半导体芯片chip2的主面上中，沿着与配置有焊盘C的边不同的边配置，配置该焊盘J的边与配置有上述焊盘H的边并排。
[0230]另外，焊盘H与焊盘J通过金属线WireHJ连接于芯片间。所述芯片间的连接通过打线接合法等形成。金属线WireHJ的金属线长度最好比金属线wireA短。藉此，可减少信号的恶化及延迟。
[0231 ] 另外，金属线wireA由于会有比金属线wireB多的电流流过，故金属线wireA的金属线长度最好比金属线wireB的金属线的长度短。由于以上原因，各金属线长度的关系变成:金属线wireHJ <金属线wireA <金属线wireB。
[0232]如图2所示，通过将焊盘H与焊盘J做芯片间连接，与图7所示的比较例中经由引线连接时相比，可使布线的长度变短。藉此，与图7所示的比例中，经由引线引脚Lead的连接时相比，可减少内部电路circI与内部电路circ2之间的信号的恶化及延迟。
[0233]另外，通过将焊盘H与焊盘J作芯片间连接，由于不需要用于连接的引线引脚Lead，故可减少封装PKG的引脚数。另外还可将来自封装PKG外部的噪声对信号线的影响抑制至最小。[0234]如图2所示的本发明实施方式I的半导体器件中，包括焊盘H与焊盘J的信号区域SigArea,及包括焊盘A、焊盘B、焊盘C及引线引脚VREGl的电源区域PowArea配置于彼此不同的边。下面将说明其理由。
[0235]图9表示信号区域SigArea与电源区域PowArea排列于同一边时的详细内容。
[0236]如图9所示，信号区域SigArea与电源区域PowArea排列配置时，内部电路circl与内部电路circ2经由金属线wireHJ进行信号收发时，由信号区域SigArea与电源区域PowArea回绕形成的金属线wire将成为天线,有可能将从信号区域SigArea向电源区域PowArea传递噪声。此类噪声，多为以超过数百MHz的信号所产生的高频波噪声。特别是由于电源区域PowArea中具有3条金属线，故容易受到噪声的影响。
[0237]因此，如图2所示，并不是将信号区域SigArea与电源区域PowArea排列配置，而通过互相配置于不同的边(在本实施方式中是直角方向)，从而减少电源区域PowArea受到来自信号区域SigArea的噪声的影响。
[0238]图10表示相对于配置有电源区域PowArea的边，而将信号区域SigArea配置于不同的边的例子的详细内容图。
[0239]图10(a)表示在与配置有电源区域PowArea的边交叉的边上，配置有信号区域SigArea的例子的详细内容。图10(b)表示在与配置有电源区域PowArea的边相对的边上，配置有信号区域SigArea的例子的详细内容。
[0240]图10(a)与图2相同，在与配置有电源区域PowArea的边交叉的边上配置有信号区域SigArea。而且,所述信号区域SigArea配置在比配置有电源区域PowArea的边更靠近没配置有电源区域PowArea的边相对的边上。
[0241]图10(b)所示的是在与配置有电源区域PowArea的边相对的边上配置有信号区域SigArea。换言之,就是电源区域PowArea与信号区域SigArea夹着第2半导体芯片chip2而配置。
[0242]如上述所示，图10(a) (b)均为将信号区域SigArea配置于与配置有电源区域PowArea的边不同的边上。藉此，由于电源区域PowArea与信号区域SigArea并不会并排，所以可减少电源区域PowArea受到来自信号区域SigArea的噪声的影响。所述信号区域SigArea的配置方法，可减少在封装内受限的空间中的噪声。
[0243]图11表示与相对于配置有电源区域PowArea的边上，信号区域SigArea配置在不同边上与图10不同的例子的详细内容图。
[0244]图11与图10的差异是焊盘C并非配置于与配置有焊盘A、B的边并排的边上，而是沿着与配置有焊盘A、B的边交叉的边而配置。如上所述，也可将电源区域PowArea横跨2个边配置。
[0245]对此,信号区域SigArea为使用没配置有电源区域PowArea的对角侧的2个边配置。换言之，就是电源区域PowArea与信号区域SigArea夹着第2半导体芯片chip2而配置于对角方向。
[0246]即使如图11所示地进行配置，也与图10的情况相同，由于电源区域PowArea并不会与信号区域SigArea并排,所以可减少来自信号区域SigArea的噪声。
[0247]要是对图10及图11中的焊盘A、B、C的配置，以及焊盘H及焊盘J的配置进行总结则可作如下描述。[0248]第I半导体芯片chipl具有4个角，将其中I个角作为角cornerl时，在4个角之中焊盘A及焊盘B接近于角cornerl配置。
[0249]同样地，第2半导体芯片chip2亦具有四个角，将其中的I个角作为角corner2时，第2半导体芯片chip2为在第I半导体芯片chipl的主面上,使角corner2比第I半导体芯片的其它角更接近角cornerl而层叠。而且,在4个角之中接近于焊盘C角corner2配置。
[0250]其次，焊盘H配置在与构成第I角的边不同的边上，焊盘J配置在与配置有焊盘H的边并排的边上。
[0251]另外，如图10及图11所示的引线引脚VREGl的两个相邻引脚，分配给无连接NC或接地电压(接地极)GND比分配给信号或频率时更好。藉此，可减少带给内部电源电压intVcc的噪声。
[0252]接着说明在信号区域SigArea中内部电路间的信号的收发对电源区域PowArea内的调整器电路Reg的动作的影响，以及减少影响的方法。
[0253]图12表示调整器电路Reg、内部电路circl_l及内部电路circl_2分别连接于金属布线metalV与金属布线metalG的详细内容。内部电路circl_l及内部电路circl_2是指设有多个图1所示的内部电路circl。
[0254]图12(a)表示将调整器电路Reg、内部电路circl_l及内部电路circl_2分别共同连接于焊盘G。图12(b)表示将连接有调整器电路Reg的焊盘G与连接有内部电路circl-1及内部电路circl-2的焊盘G分开设置时的情况。
[0255]如图12(a)所示，调整器电路Reg、内部电路circl-1及内部电路circl-2以金属布线metalV与由封装PKG的外部供给外部电源电压extVcc的焊盘V连接。
[0256]另外，调整器电路Reg、内部电路circl-1及内部电路circl_2以金属布线metalG与由封装PKG外部供给接地电压(接地极)GND的焊盘G连接。
[0257]内部电路circl-1及内部电路circl_2与内部电路circ2进行信号的收发时，则由各电路流出电流i至金属布线metalG。金属布线metalG由于具有布线电阻R,且有来自2个电路的电流流过，故会产生2iR( = V)电压。
[0258]此时，有可能所产生的2iR( = V)使接地极GND的电位上升(发生接地极偏移)的情况。然后，连接于相同焊盘G的调整器电路Reg的接地极GND亦因电位上升而有可能变得动作不稳定。
[0259]为了避免如上所述的调整器电路Reg的不稳定动作，如图12(b)所示，可将连接有调整器电路Reg的焊盘G、及连接有内部电路circl-1及内部电路circl-2的焊盘G分开设置。
[0260]S卩，最好将电源区域PowArea的焊盘G及信号区域SigArea的焊盘G分开设置。
[0261]通过分开设置焊盘G，如图12(b)所示，即使内部电路circl-1及内部电路circl-2与内部电路circ2进行信号收发，电流也不会流入调整器电路Reg的接地极GND，所以接地极GND的电位亦不会上升，由此可以减少调整器电路Reg的动作不稳定的情况。
[0262]以上说明了实施方式I的半导体器件的几个特征。
[0263]主要的I例是将2个芯片层叠，并将焊盘A、B、C分别配置于各个芯片并排的边上，将所述焊盘分别通过金属线wireA、B、C共通地连接。[0264]藉此，与通过电路板上的布线连接相比，可使布线长度变短，从而使内部电源电压intVcc不容易接受到来自布线电阻的电压降的影响。
[0265]另一例是沿着与配置有焊盘A、B、C的边不同的边配置焊盘H及焊盘J，且以金属线wireHJ做芯片间接合连接。
[0266]藉此，可使布线长度比经由引线引脚Lead连接时短，所以可减少信号恶化。另外，通过将电源区域PowArea与信号区域SigArea配置于不同的边而非并排，所以电源区域PowArea不容易接受到来自信号区域SigArea的噪声。
[0267]再者，虽已于实施方式I中说明了多个特征，但并非是说必须要全部具备这些特征，而只要具有所述特征中的I个即可，亦可为多个特征的组合。这点在以后所说明的实施方式中亦相同。
[0268](实施方式2)
[0269]图13是本发明实施方式的半导体器件的引线引脚VREGl与金属线wireA、B、C的连接部的放大图。
[0270]图13(a)表示金属线与引线引脚的连接点pointC比连接点pointB更接近连接点pointA的位置的状态。图13(b)表示金属线与引线引脚的连接点pointC在连接点pointA与连接点pointB之间的位置的状态。
[0271]如图13(a)所示，内部电源输出焊盘的焊盘A与引线引脚VREGl通过金属线wireA连接。将所述金属线wireA与引线引脚VREGl的连接部为连接点pointA。
[0272]监测器焊盘的焊盘B与引线引脚VREGl通过金属线wireB连接。将该金属线wireB与引线引脚VREGl的连接部作为连接点pointb。
[0273]内部电源输入焊盘的焊盘C与引线引脚VREGl通过金属线wireC连接。使所述金属线wireC与引线引脚VREGl的连接部作为连接点pointC。
[0274]从焊盘A输出，经过金属线wireA及连接点pointA输入至引线引脚VREGl的内部电源电压intVcc,经过从连接点pointC输入的金属线wireC进入焊盘C。
[0275]此时，由于连接点pointB比连接点pointC更接近连接点pointA,所以为从连接点pointA附近取出输入电压Vback的状态。
[0276]相对于图13 (a),图13 (b)表示连接点pointC设于连接点pointA与连接点pointB之间的状态。
[0277]通过在连接点pointA与连接点pointB之间设置连接点pointC,连接点pointB可从连接点pointC附近取出输入电压Vback。
[0278]藉此，不从连接点pointA附近取出，而是从连接点pointC附近取出输入电压Vback，可以从更接近焊盘C的位置取出。内部电源电压intVcc在输入至焊盘C前的布线路径中，会因布线电阻等影响而逐渐地产生电压降。因此，在接近焊盘C的位置取出输入电压Vback，可更好地得到高精度的电压。
[0279]另外，为了提升精度,最好使连接点pointC接近连接点pointB。S卩，最好是使连接点pointB至连接点pointC的距离Lbc比从连接点pointA至连接点pointC的距离Lac短。基于与上述相同的理由，由此可获得更高精度的电压。
[0280](实施方式3)
[0281]图14表示本发明实施方式3的半导体器件的降压开关部SW的PMOS晶体管Ptr3及外围部分的剖面的详细内容。
[0282]如图14所示，输入有外部电源电压extVcc的焊盘V通过金属布线metalV与PMOS晶体管Ptr3的源极电极的接触部ifS连接。
[0283]另外，输出内部电源电压intVcc的焊盘A通过金属布线metalA与PMOS晶体管Ptr3的漏极电极的接触部ifD连接。
[0284]例如，将具有4?25V电压值的外部电源电压extVcc，通过调整器电路Reg降压到具有1.4?3.6V电压值的内部电源电压intVcc时，因图4所示的金属布线metalV的布线电阻造成的电压降对半导体器件的稳定动作影响方面，大多情况下并不需要考虑。
[0285]但是，在1.4-3.6V的电压值较小的内部电源电压intVcc中，因图4所示的金属布线metalV的布线电阻造成的电压降，有时会招致内部电路circ2的不稳定动作，从而可能引发问题。
[0286]基于上述理由，如图14所示从焊盘A至漏极电极的接触部ifD的长度La最好比从焊盘V至源极电极的接触部ifS的长度Lv短。
[0287]通过使之变短，可减少内部电源电压intVcc因布线电阻产生的影响。
[0288]另外，最好使金属布线metalA的布线宽度比金属布线(栅极布线)metal的宽度宽。
[0289]通过使布线宽度变宽，可减少布线电阻。
[0290]图15表示本发明实施方式3的半导体器件的降压开关部SW的PMOS晶体管Ptr3及外围部分的布局的详细内容。
[0291]难以比较上述焊盘A至漏极电极的接触部ifD的长度La与焊盘V至源极电极的接触部ifS的长度Lv时，由于性质方面并没有较大地变化，所以也可代用接触部与焊盘的直线距离的比较。
[0292]S卩，最好分别将图15所示的焊盘A至漏极电极的接触部ifD的直线距离Lda配置为比焊盘V至源极电极的接触部ifS的直线距离Lsv短。
[0293]另外，为使直线距离Lda比直线距离Lsv短，最好将调整器电路Reg配置于配置有焊盘A及焊盘C的边，这比起配置于没有焊盘A及焊盘C配置的边更好。
[0294](实施方式4)
[0295]图16所示的是本发明实施方式4的半导体器件的焊盘C与多个内部电路circ2的连接图。
[0296]图16(a)所示的是内部电路circ2_l与内部电路circ2_2连接于焊盘C、且焊盘C与内部电路circ2-2之间连接有焊盘X的连接图。图16(b)所示的是内部电路circ2_l、内部电路circ2-2、内部电路circ2-3、及内部电路circ2_4共通地连接于焊盘C的连接图。内部电路circ2-l、内部电路circ2-2、内部电路circ2_3、及内部电路circ2_4是指设有多个图1所示的内部电路circ2。
[0297]如图16(a)所示，内部电路circ2_2是与内部电路circ2_l比较时，例如为比CPU等其它电路流过更多电流的电路。为更好地把握输入至这样有较多电流流过的内部电路circ2-2的电压精度,最好是焊盘X通过金属布线metalX与连接焊盘C及内部电路circ2_2的金属布线metalC连接。
[0298]藉此，通过金属布线metalX连接焊盘X，将从焊盘X取出的反馈至调整器电路Reg的输入电压Vback反馈至调整器电路Reg，与图4所示的通过引线引脚VREGl取出相比，可取出精度较高的电压。
[0299]另外，此时，如图4所示的第I半导体芯片chipl的焊盘B并不是连接于引线引脚VREG1，而最好是使用图16(a)所示的焊盘X与金属线wireB连接。
[0300]其次，有许多内部电路circ2、且在第2半导体芯片chip2动作并有使电源ON或OFF的电路混在一起时，在各个电路上，因为需要许多的焊盘而较难于将各个电路连接到上述焊盘X而进行个别监测。
[0301]对此,最好如图16(b)所示,使金属布线metalC由焊盘C分歧,分别连接至内部电路circ2_l、内部电路circ2_2、内部电路circ2_3及内部电路circ2_4。
[0302]藉此，经由引线引脚VREGl监测焊盘C的电压的焊盘B，即使有ON的电路与OFF的电路混在一起，亦可对输入至内部电路circ2的电压整体作最低限度的监测。
[0303](实施方式5)
[0304]图17是本发明实施方式5的半导体器件的引线引脚VREGl与金属线wireA、B、C的连接部的放大图。
[0305]图17 (a)是表示焊盘A及焊盘C分别通过以多条金属线wireA及金属线wireC与引线引脚VREGl连接的状态图。图17(b)是表示多个焊盘A及焊盘C分别通过多条金属线wireA及金属线wireC与引线引脚VREGl连接的状态图。
[0306]如图17(a)所示，最好是使焊盘A及焊盘C的焊盘面积扩大到可连接多条金属线的程度，并使连接焊盘A与引线引脚VREGl的金属线wireA及连接焊盘C与引线引脚VREGl的金属线wireC为多条。
[0307]通过将金属线wireA与金属线wireC设为多条,可降低2个焊盘(焊盘A、焊盘C)与引线引脚VREGl之间的布线电阻，从而减少内部电源电压intVcc的电压降。
[0308]另外，亦可如图17(b)所示，通过使焊盘A以及焊盘C多焊盘化，从而将金属线wireA以及金属线wireC多条化。
[0309]在本实施方式中，亦可降低2个焊盘(焊盘A、焊盘C)与引线引脚VREGl间的布线电阻，从而减少内部电源电压intVcc的电压降。
[0310](实施方式6)
[0311]图18所示的是本发明实施方式6的半导体器件的调整器电路及外围部分的详细内容。
[0312]如图18所示，本发明实施方式6的半导体器件与实施方式I的主要差异，在于金属线wireA与引线引脚VREGl之外的引线引脚VREGO连接。
[0313]另外，引线引脚VREGl与其它的引线引脚VREG0，是通过安装有封装PKG的电路板上的布线wireSub连接。
[0314]引线引脚的宽度狭窄时，造成使用的打线接合装置等的性能较低，而无法将3条金属线wireA、B、C 一起连接于引线引脚VREGl时，如果引线引脚容许，最好如图18所示分成2个引线引脚进行连接。
[0315]通过使所述2个引线引脚在封装PKG的外侧连接，可得到与实施方式I的半导体器件同等的效果。
[0316](实施方式7)[0317]图19所示的是本发明实施方式7的半导体器件的调整器电路及外围部分的详细内容。
[0318]如图19所示，本发明实施方式7的半导体器件与实施方式I的主要差异，在于金属线wireC并非连接于引线引脚VREG1，而是连接于作为内部电源输出焊盘的焊盘A。
[0319]通过使金属线wireC与焊盘A连接，因不经由引线引脚VREGl而可使布线长度变短。因此，可对焊盘C输入比实施方式I的半导体器件电压降少的内部电源电压intVcc。
[0320]但是，由于焊盘C与引线引脚VREGl并没有连接，从封装PKG外侧经由引线引脚VREGl可监测的电压并不是焊盘C的电压，而是焊盘A的电压。
[0321](实施方式8)
[0322]图20所示的是本发明实施方式8的半导体器件的调整器电路及外围部分的详细内容。
[0323]如图20所示，本发明实施方式8的半导体器件与实施方式I的主要差异，在于金属线wireB并不是连接于引线引脚VREG1，而是连接于作为内部电源输入焊盘的焊盘C。
[0324]通过使金属线wireB与焊盘C连接，可不经由引线引脚VREGl从焊盘C取出输入电压Vback。藉此，可使引线引脚VREGl所产生电压降部分消失，所以比起实施方式I的半导体器件，可取出精度更高的输入电压Vback，并反馈至调整器电路Reg。
[0325](实施方式9)
[0326]图21所示的是本发明实施方式9的半导体器件的调整器电路及外围部分的详细内容。
[0327]如图21所示，本发明实施方式9的半导体器件与实施方式8的主要差异在于金属线wireA并不是连接于引线引脚VREG1，而是连接于作为内部电源输入焊盘的焊盘C。
[0328]通过使金属线wireA与焊盘C连接，因不经由引线引脚而可使布线长度变短。因此，可对焊盘C输入比实施方式8的半导体器件精度更高的内部电源电压intVcc。
[0329]另外，由于焊盘B经由金属线wireB与焊盘C连接，所以比起与实施方式8的半导体器件，可取出输入电压精度所提高的部分的高精度的输入电压Vback，并反馈至调整器电路上。
[0330]以上，说明了实施方式1、6、7、8、9的半导体器件。关于所述作为监测器焊盘的焊盘B的连接，可大致分为二种。
[0331]在实施方式1、6、7的半导体器件中，焊盘B由引线引脚VREGl取出输入电压Vback0
[0332]S卩，可说是监测器焊盘的焊盘B，电连接于内部电源输出焊盘的焊盘A与内部电源输入焊盘的焊盘C的连接路径间。
[0333]另外，实施方式8、9的半导体器件中，焊盘B从焊盘C取出输入电压Vback。
[0334]S卩，可说是监测器焊盘的焊盘B，经由内部电源输入焊盘的焊盘C电连接于内部电源输出焊盘的焊盘A。
[0335](实施方式10)
[0336]图22所示的是本发明实施方式10的半导体器件的封装构造的平面图。
[0337]图23是本发明实施方式10的半导体器件的封装构造的剖面图。
[0338]图23(a)是图22的A-A'的剖面图。图23 (b)是图22的B-B'的剖面图。[0339]如图22及图23所示，本发明实施方式10的半导体器件与实施方式I的主要差异，在于第2半导体芯片chip2在第I半导体芯片chipl的主面上呈十字平面形状层叠。另外，在没有第2半导体芯片chip2重叠的第I半导体芯片chipl的主面上所露出的区域集中配置有多个焊盘BPl。
[0340]下面说明如此层叠的理由。
[0341]图24所示的是相对于图22的平面图的比较例的详细内容。
[0342]如图24所示，在本实施方式中，第I半导体芯片chipl与第2半导体芯片chip2的外形是大致相同的。此时，在第I半导体芯片chipl的主面上，如果将第2半导体芯片chip2以各个长边相互并排地层叠，则配置于第I半导体芯片chipl的主面上的多个焊盘BPl及焊盘H将被第2半导体芯片chip2掩盖。
[0343]将2个芯片层叠时，上层芯片会覆盖下层芯片的主面时，如图22所示，为了确保用于配置下层芯片的焊盘的区域，最好考虑好上层芯片的装载方向再做层叠。
[0344]通过确保用于配置下层芯片的焊盘的区域，可容易进行全体焊盘的配置。
[0345]另外，如图22所示有几个通过层叠2个芯片而得。以下说明所述的例子。
[0346]最初的例子是关于第I半导体芯片chipl的内部电源输出焊盘(焊盘A)、监测器焊盘(焊盘B)及第2半导体芯片chip2的内部电源输入焊盘(焊盘C)的配置关系。
[0347]如图22所示，第I半导体芯片chipl具有第I长边1L1、第2长边1L2、第I短边1S1、第2短边1S2。
[0348]第2半导体芯片chip2具有第I长边2L1、第2长边2L2、第I短边2S1、第2短边2S2。
[0349]如图22所示，焊盘A与焊盘B配置于第I半导体芯片chipl与第2半导体芯片chip2没有重叠的第I半导体芯片chipl的主面上的区域SI。
[0350]该区域SI是被第I半导体芯片chipl的第I短边ISl与第2半导体芯片的第I长边2L1所夹的区域
[0351]而且，焊盘A与焊盘B是在区域SI上沿着第I长边ILl配置。
[0352]焊盘C是在第2半导体芯片chip2的主面上沿着第I短边2S1配置。
[0353]第I半导体芯片chipl的第I长边1L1,与第2半导体芯片chip2的第I短边2S1是并排的边。因此，沿着所述的边配置的焊盘A、B、C均并排配置于同一侧。
[0354]另外,焊盘A、B、C分别通过金属线wireA、B、C共通地连接于引线引脚VREGl。
[0355]换言之，就是焊盘A、B、C是经由引线引脚VREG1，分别以金属线wireA、B、C电连接。
[0356]如图22所示，即使是使2个芯片以十字平面形状层叠时，可将焊盘A、B、C沿着各个芯片所并排的边配置，并以金属线wireA、B、C分别共通地连接于引线引脚VREG1。藉此，与实施方式I的半导体器件同样地，可使布线长度比以安装有封装PKG的电路板上的布线连接时短。
[0357]下面说明下一个例子。
[0358]如图22所示，在第I半导体芯片chipl的第2短边1S2与第2半导体芯片chip2的第2长边2L2所夹的第I半导体芯片chip的主面上设有区域S2。
[0359]在该区域S2上面，配置有I个或多个焊盘H。[0360]而且,在第2半导体芯片chip2的主面，沿着第2半导体芯片chip2的第2长边2L2配置有I个或多个焊盘J。
[0361 ] 焊盘H与焊盘J，与实施方式I的半导体器件同样，通过金属线wireHJ进行芯片间连接。
[0362]藉此，与实施方式I的半导体器件同样地，第I半导体芯片chipl的内部电路circl及连接于焊盘J的第2半导体芯片chip2的内部电路circ2可进行信号的收发。
[0363]而且,关于本实施方式10的半导体器件,也与实施方式I的半导体器件一样，芯片间连接有焊盘H、J的信号区域SigArea配置的边，与焊盘A、B、C与引线引脚VREGl共通地连接的电源区域PowAre配置的边，为不同的边。
[0364]藉此，与实施方式I的半导体器件一样，金属线wire成为天线，从而可减少从信号区域SigArea对电源区域PowArea所造成的噪声。
[0365]下面说明下一个例子。
[0366]如图22所示，在第2半导体芯片chip2的主面，沿着第2长边2L2、第I短边2S1及第2短边2S2配置有多个焊盘BP2。但是，并没有沿着第I长边2L1配置焊盘BP2。
[0367]对沿着第2半导体芯片chip2的第I长边2L1配置有焊盘BP2时的不良的事项加以说明。
[0368]图25是在第2半导体芯片chip2的第I长边2L1配置有焊盘BP2时，焊盘A、B的外围部分的放大图。
[0369]如图25所示，沿着第2半导体芯片chip2的第I长边2L1配置多个焊盘BP2，并且连接有金属线wire。另外，在区域SI上配置有焊盘A、焊盘B及多个焊盘BPl，同样地，与金属线wire连接。连接于焊盘BP2的金属线wire,为覆盖连接于焊盘A、焊盘B及多个焊盘BPl的金属线wire上。
[0370]此时，若连接于焊盘BP2的金属线与连接于焊盘A、焊盘B及多个焊盘BPl的金属线的距离(间隙)并不充分时，对形成封装PKG的封装体mold的成形模具注入熔融树脂时，因该注入压而发生使金属线倒塌现象的导线流，而会使金属线wire之间短路(短路)的情形变多。
[0371]另一个是例如在通上内部电源电压intVcc的金属线wireA，或通上输入电压Vback的金属线wireB上,有收发超过数百MHz的信号的金属线wire时,将会以金属线wire作为天线而将噪声传播，从而有可能使内部电源电压intVcc受到噪声的影响。
[0372]基于以上的理由，并不沿着第2半导体芯片Chip2的第I长边2L1配置焊盘BP2。
[0373]下面说明下一个例子。
[0374]在层叠于上层的第2半导体芯片chip2之下配置有调整器电路Reg时，调整器电路Reg在动作时所产生的热有可能对第2半导体芯片chip2的动作带来影响。
[0375]如图22所示的本发明实施方式10的半导体器件中，例如假设将供给的最大25V的外部电源电压extVcc,生成降压至1.5V的内部电源电压intVcc。此时,调整器电路Reg中，流过最大20mA左右的电流*。
[0376]另外，假设QFP的热电阻为51°C /W。
[0377]则调整器电路Reg 在动作时，为(25-1.5) (V) *0.020 (A) *51 (°C /ff) = 23.97(°C)、
即，温度上升最大为大约24°C。[0378]假设周围环境温度为85°C，则调整器电路Reg上升24°C为109°C。
[0379]构成半导体芯片的材料，例如有硅(Si)。所述硅的热传导率是168W/(m.K)。
[0380]另外，构成封装体mold的环氧树脂的热传导率是0.2Iff/ (m.K)。
[0381]硅的热传导率比环氧树脂大。即，半导体芯片比封装体容易传导热。
[0382]第2半导体芯片chip2经由接着膜film2层叠于第I半导体芯片chipl之上。
[0383]接着膜film2 —般由环氧树脂构成，由于膜厚度较薄(25 y m左右)，在此可以忽略其阻碍热传导。
[0384]调整器电路Reg配置在第2半导体芯片chip2下时，其热量(在此是109°C)将被传至第2半导体芯片chip2。
[0385]一般而言，半导体芯片的接面温度为150°C左右，达到该温度时则接面漏电流会增大，从而可能造成芯片的动作不稳定。实际上亦有从超过120°C时起，漏电流即以PA的羃次急剧地变大的情况。
[0386]来自调整器电路Reg的热量(在此是109°C )传入第2半导体芯片chip2，例如在该温度前后饱和时，芯片对接面温度的容许范围会变小。
[0387]而且，第2半导体芯片chip2流过比在本实施方式中所计算的20mA更大电流的芯片时，供给内部电源电压intVcc的调整器电路Reg的发热量也会变大，容许范围将变得更小。
[0388]因此，对于芯片的接面温度，为了确保容许范围，如图26所示，并不是将调整器电路Reg配置于第2半导体芯片chip2下，而最好是配置于区域SI。
[0389]藉此，可使第2半导体芯片chip2不容易受到热的影响。
[0390]例如在布局上，第2半导体芯片chip2与调整器电路Reg重迭时，最好使调整器电路Reg由第2半导体芯片chip2露出于第I长边2L1外的部分的面积比没有露出的部分的面积大。
[0391]一般地，用于生成外部电源电压extVcc降压后的内部电源电压intVcc的降压开关部SW，为调整器电路Reg之中产生热最多的部分。因此，在调整器电路Reg上层叠第2半导体芯片chip2时，如图27所示，最好在降压开关部SW之外的区域重叠层叠。
[0392]如上所述，通过至少使调整器电路Reg的降压开关部SW不与第2半导体芯片chip2重叠,可减少传入第2半导体芯片chip2的热量,从而可减少第2半导体芯片chip2的不稳定动作。
[0393]以下说明下一个例子。
[0394]在上层芯片的位于调整器电路Reg的上方的区域，最好不要配置进行信号输入/输出的焊盘。
[0395]图28所不的是一般的输入/输出电路的一例的详细内容。
[0396]如图28所示，内部电路circ2_l以金属布线metal与输出电路outcirc的输入部OI连接。
[0397]另外，内部电路circ2_2以金属布线metal与输入电路incirc的输出部IO连接。
[0398]焊盘S以金属布线metal与输出电路outcirc的输出部00及输入电路incirc的输入部II连接。藉此，内部电路circ2-l及内部电路circ2-2经由焊盘S与其它电路进行信号的收发。[0399]内部电路circ2_l、内部电路circ2_2及内部电路circ2_3以金属布线metalG分别与接地极GND连接。
[0400]从内部电路circ2_l经由输出电路outcirc对焊盘S输出信号时，由于输出电路outcirc的晶体管尺寸大多比输入电路incirc大(栅极宽度大)，所以将会流过比输入电路incirc更大的电流。
[0401]此时,在连接输出电路outcirc与接地极GND的金属布线metalG中会有电流i流过。
[0402]金属布线metalG具有布线电阻R，而在此将产生iR( = V)的电压。
[0403]此时，因产生的iR( = V)使接地极GND的电位上升(接地偏移)，连接于金属布线metalG的内部电路circ2_3有可能受其影响而导致动作变得不稳定。
[0404]特别是内部电路circ2_3为以微小电流动作的模拟电路时，更容易受到此影响。
[0405]例如，电压的限值在电源附近或在接地极附近的模拟电路，或如检测用于测定功率晶体管的ON电阻的严格的检测限值的电路等。
[0406]如上所述，在进行信号输入/输出的焊盘S中连接有输入电路incirc或输出电路outcirc，所述输入/输出电路，如上所述，信号收发时容易使接地极GND电位上升(接地偏移)。
[0407]因此，将焊盘S配置于调整器电路Reg的附近时，连接于焊盘S的输入电路incirc或输出电路outcirc，将受到来自调整器电路Reg的热的影响，而出现接地极GND的限值进一步发生变化的情况。此时，连接于该接地极GND的其它的电路亦会随着该限值的变化而变得更加不稳定的状态。
[0408]基于上述原因，上层芯片的位于调整器电路Reg上的部分，最好不要配置进行信号输入/输出的焊盘。
[0409]而且，将多个芯片层叠收容于I个封装时，层叠芯片的顺序最好考虑以下几点。
[0410]有会发热的芯片，且其会对其他的芯片的动作带来影响时，最好将发热的芯片置于最下层。
[0411]最下层芯片如图22及图23所示，于封装(QFP)内与晶座tab粘接。
[0412]QFP为使用将引线引脚Lead、晶座吊挂导线及晶座tab —体成形的导线架组装而成的封装。所述导线架的材质以铜(Cu)类为多。
[0413]铜(Cu)的热传导率为398W/ (mK)，比168W/ (mK)的硅热传导率高，所以比较容易将
热传导。
[0414]因此，通过将发热的芯片配置于最下层，晶座起到散热片(heatsink)的作用，由此可减少热传至上层芯片。
[0415]另外，为有焊盘数较多的芯片时，最好将该芯片层叠于最上层。
[0416]通过层叠于最上层，可于4个边全部配置焊盘，由此可容易以金属线连接焊盘与引线引脚(使打线接合变得容易)。
[0417]如图22所示，为了使区域SI的面积比区域S2的面积大，最好在第I半导体芯片chipl之上层叠第2半导体芯片chip2 (SI > S2)。即，使第I半导体芯片chipl的第I短边ISl至第2半导体芯片chip2的第I长边2L1的距离tl大于第I半导体芯片chipl的第2短边1S2至第2半导体芯片chip2的第2长边2L2的距离t2长(tl > t2)。[0418]藉此，比起距离tl与距离t2的关系tlt2时，可收发内部电路circl与内部电路circ2的信号的金属线wireHJ的金属线长度变短，由此可减少信号的恶化及延迟。另外，还可增加配置于区域SI的焊盘数。
[0419]以上，说明了实施方式10的半导体器件的几个特征。并不需要全部具备所述特征，可为具有所述特征之中的I个特征或为多个特征的组合。
[0420](实施方式11)
[0421]图29是本发明实施方式11的半导体器件的封装构造的平面图。
[0422]如图29所示，本发明实施方式11的半导体器件与实施方式10的差异，在于焊盘A及焊盘B并不是配置于第I半导体芯片chipl的第I长边1L1，而是沿着与配置有焊盘C的边交叉的方向上的第I半导体芯片chipl的第I短边ISl配置。
[0423]即使如上所述地配置焊盘A、B、C，亦与实施方式10的半导体器件相同，可使布线长度比通过电路板上的布线连接时短，从而减少内部电源电压intVcc因布线电阻导致的电压降。
[0424]以上，至此，在本发明实施方式10及11所说明的主要内容，亦可如下进行说明。
[0425]第2半导体芯片chip2具有:以第I长边2L1与第I半导体芯片chipl的第I短边ISl所夹的区域SI ;及以第2长边2L2与第I半导体芯片chipl的第2短边1S2所夹的区域S2。而且，在区域SI中，将第2半导体芯片chip2层叠于第I半导体芯片chipl的主面以使得第I半导体芯片chipl的焊盘BPl露出且覆盖第I半导体芯片chipl的第I长边ILl及第2长边1L2。
[0426]第I半导体芯片chipl具有包括以第I短边ISl与第I长边ILl所构成的角cornerl的四个角，焊盘A及焊盘B在区域SI上配置在比其它的角更接近角cornerl之处。
[0427]另外，第2半导体芯片chip2具有包括以所述第I短边2S1与第I长边2L1所构成的角cornerf的四个角，焊盘C是在第2半导体芯片chip2的主面上配置在比其它的角更接近角corner2之处。
[0428]而且，焊盘H配置在区域S2上，与焊盘H电连接的焊盘J在第2半导体芯片chip2的主面上沿着第2长边2L2配置。
[0429](实施方式12)
[0430]图30是本发明实施方式12的半导体器件的封装构造的平面图。
[0431]如图30所示，本发明实施方式12的半导体器件与实施方式10的差异，在于第I半导体芯片chipl的焊盘数比第2半导体芯片chip2的焊盘数多，而且，第I半导体芯片chipl层叠于第2半导体芯片chip2的主面上。
[0432]如调整器电路Reg的发热小，无需经由晶座tab放热时，可在第2半导体芯片chip2的上层叠具有调整器电路Reg的第I半导体芯片chipl。即使是如所述地将上下层的芯片交换时，最好将焊盘A、B、C分别以金属线wireA、B、C连接于引线引脚VREGl。
[0433]2个芯片之中，通过使焊盘数较多的芯片在上层，可使焊盘全部露出，可对焊盘连接金属线wire。
[0434](实施方式13)
[0435]本发明实施方式13的半导体器件与实施方式10的差异，在于其构成为第I半导体芯片chipl具有2个调整器电路，而对第2半导体芯片chip2供给电压值不同的2种电源电压。
[0436]图31是本发明实施方式13的半导体器件的封装构造的平面图。
[0437]图32所示的是本发明实施方式13的半导体器件的调整器电路及外围部分的详细内容。
[0438]如图32所示，本发明实施方式13的半导体器件中，在调整器电路Reg上追加设置调整器电路Reg2。
[0439]调整器电路Reg2产生将外部电源电压extVcc降压的内部电源电压intVcc2。
[0440]内部电源电压intVcc2从焊盘D输出，并经由引线引脚VREG2、电路板上的布线wireSub及引线引脚VDD2而输入焊盘F。
[0441 ] 而且，调整器电路Reg从调整器电路Reg2供给内部电源电压intVcc2，并产生将内部电源电压intVcc2降压后的内部电源电压intVcc。
[0442]因此，内部电源电压intVcc2的电压值，比内部电源电压intVcc的电压值高。
[0443]如图32表示，焊盘F连接有内部电路circ2_2。连接于焊盘F的内部电路circ2_2，以比连接于焊盘C的内部电路circ2-l高的电压动作的电路。
[0444]例如，内部电源电压intVcc2的电压值为3.45V左右，而内部电源电压intVcc的电压值为1.5V左右。
[0445]如上所述，通过以图32所示的电路构成，可将通过多个半导体芯片的任何一个所产生的电压值不同的多个种类的电压，作为电源电压稳定地供给其它的半导体芯片。
[0446]而且在本实施方式中，内部电源电压intVcc2为从引线引脚VREG2输出，经由电路板上的布线wireSub,并供给引线引脚VDD2的结构。S卩，相对于内部电源电压intVcc在封装PKG内部供给第2半导体芯片chip2的内部电路circ2-l，内部电源电压intVcc2为经过封装PKG外部供给内部电路circ2-2。
[0447]如上所述，因配置焊盘等的限制事项，而无法经由封装PKG内的金属线wire由一边的芯片向另一边的芯片供给内部电源电压时，最好是将一般地对布线电阻的影响少，且不是那么要求精度的电压值较高的电源电压，经由封装PKG外部的电路板上的布线wireSub供给其它的芯片。
[0448]藉此，即使对焊盘的配置等的有所限制时，也不会对需要精度的电压值低的内部电源电压带来影响，由此可稳定地将多个种类不同的电压值的内部电源电压稳定供给其它的半导体芯片。
[0449]另外，本发明实施方式13的半导体器件可用于各式各样的应用程序。
[0450]例如，本发明实施方式13的半导体器件，可使用于移动电话或笔记本型计算机等数码机器的电源所用的锂离子电池(以下，称为「Li电池」)的电池电压控制系统等。
[0451]以下，说明关于Li电池的电池电压控制系统的应用例。
[0452]在Li电池的电池电压控制系统中，第I半导体芯片chipl具有模拟电路，为进行电源控制等的模拟芯片。所述模拟芯片从连接的Li电池输入电压等信息，并进行处理。常被称为模拟前端IC (以下，称为「AFE」)。
[0453]第2半导体芯片Chip2为控制AFE，并处理信息的微型计算机芯片(以下，简称为“MCU”)。
[0454]在Li电池的电池电压控制系统中，将AFE与MCU收容于一个封装的半导体器件，多被搭载于笔记本型计算机等的电池包内。
[0455]图33所示的是AFE与MCU的电池电压控制系统的详细内容的电路框图。
[0456]如图33所示，AFE监视例如4支串联的Li电池Li的电压等。各个Li电池的+引脚及-引脚连接于AFE。并于终端的+引脚与-引脚之间连接有负荷或充电器。
[0457]AFE按照来自MCU的命令，将各个Li电池电压以既定的倍率(例如0.3倍左右)放大，作为GND基准的模拟数据输出至MCU。
[0458]MCU根据从AFE所输入的模拟资料算出Li电池的电压。MCU除了上述检测电池电压的手段以外，还具有检测充放电电流和温度的手段。
[0459]而且，MCU将根据所述检测结果与电池电压检测结果，判断过充电状态、过放电状态等的电池状态。
[0460]MCU的判定结果将输出到AFE。AFE按照MCU的判定结果，将外接的功率MOSFET进行ON/OFF。AFE在内部具有FET控制部，并输出功率MOSFET的控制信号。
[0461]功率MOSFET串联于充电及放电路径，并作为充放电开关进行动作。如上所述，通过本半导体器件，可将Li电池的电压控制在既定的电压范围内。
[0462]另外，此时的AFE具有高耐压部(35V)及低耐压部(5V)。高耐压部设有连接4个Li电池(单电池胞的Max电压为4.2V左右)或16?18V左右的充电器的引脚等。
[0463]低耐压部设有如与MCU的串行资料的I/O部等。这相当于图31所示的焊盘H及焊盘J经由金属线Wire连接芯片间连接的部分。
[0464]另一方面，MCU仅由低耐压部构成。
[0465]MCU由AFE的调整器电路供给内部电源电压而动作。图33所示的引线引脚VREGl及引线引脚VREG2相当于其供应引脚。由引线引脚VREGl供给内部电源电压intVcc，由引线引脚VREG2供给内部电源电压intVcc2。另外，内部电源电压intVcc的电压值为1.5V左右，内部电源电压intVcc2的电压值为3.45V左右。MCU将内部电源电压intVcc作为MCU电源、将内部电源电压intVcc2作为MCU电源及LED用电源使用。
[0466](实施方式14)
[0467]图34是本发明实施方式14的半导体器件的封装构造的平面图。
[0468]图35是本发明实施方式14的半导体器件的封装构造的剖面图。
[0469]图35(a)为图34的A-A'的剖面图。图35 (b)为图34的B-B'的剖面图。
[0470]如图34及图35所示，本发明实施方式14的半导体器件与实施方式10的主要差异，将作为内部电源电压intVcc的相位补偿及对电压稳定化的调整器容量的电容器Cap组装入封装PKG内部。
[0471]在晶座tab上,经由接着膜fiIml搭载内插器衬底inter。内插器衬底inter以减去法等所形成的单层或2层左右的树脂衬底等或陶瓷衬底等。另外，也可为薄膜衬底。可有效地使衬底厚度变薄。
[0472]第I半导体芯片chipl及第2半导体芯片chip2分别经由接着膜film2、3层叠于内插器衬底inter上。
[0473]如图34所示，以第I半导体芯片chipl的第I长边ILl、第2半导体芯片chip2的第I长边2L1及内插器衬底inter的外周所围的内插器衬底inter的主面，设有触点LDl及触点LD2。而且，在所述触点LDl及触点LD2上搭载有电容器Cap。[0474]电容器Cap最好使用可收容在封装PKG(QFP)中的程度的小面安装型。在本实施方式中，图示使用以层叠介电体片所形成的积层陶瓷芯片电容的例。另外，电容器Cap亦可为烧结金属钽粉所形成的钽质电解电容器。钽质电解电容器可得到比积层陶瓷电容器更大的容量。
[0475]电容器Cap的2个电极分别以焊锡或导电性糊料等电连接于触点LDl及触点LD2。
[0476]焊盘A、B、C分别以金属线wireA、B、C与触点LDl连接。另外，触点LD2以金属线wireG连接于供给接地电压(接地极)GND的引线引脚Vss。
[0477]如上所述，通过在封装内组装入电容器Cap，可减少电路板上的零件数。另外，由于焊盘A、B、C分别以金属线wireA、B、C共同地连接于触点LD1，所以不需要如图22所示的引线引脚VREG1。因此，可减少封装PKG的引脚数。
[0478]另外，将2个芯片以十字平面形状层叠所获得的区域，即，于第I半导体芯片chipl的第I长边1L1、第2半导体芯片chip2的第I长边2L1及内插器衬底inter的外周所围的内插器衬底inter的主面上的区域配置电容器Cap，由此，无需扩大封装尺寸，便可使尺寸与实施方式10的半导体器件的封装PKG尺寸同等。
[0479]另外，将电容器Cap连接于触点LDl及触点LD2的焊锡，最好使用铅(Pb)含有率为90%以上的高熔点焊锡。通过使用高熔点焊锡，可使焊锡熔点比在电路板上安装封装PKG时的回焊温度高。藉此，可防止焊锡在封装PKG内再溶融而造成电容器Cap电极间的短路(short)或封装龟裂。
[0480]封装PKG需要对应无铅(Pb)时，最好使用有通用性、容易购得的Sn-Ag类或Sn-Ag-Cu类的焊锡作为无铅(Pb)焊锡。组成比为Agl.0?3.5%,CuO?0.5%，其它的是Sn。但是，无法避免在将封装PKG安装在电路板上的回焊时发生焊锡再溶融。因此，封装体mold可吸收(缓和)，在焊锡发生溶融而体积膨胀时的其体积膨胀部分，最好事先采用树脂材料降低弹性率而使封装不会发生龟裂。
[0481](实施方式15)
[0482]图36是本发明实施方式15的半导体器件的封装构造的平面图。
[0483]图37是本发明实施方式15的半导体器件的封装构造的剖面图。
[0484]图37(a)为图36的A-A'的剖面图。图37 (b)为图36的B-B'的剖面图。
[0485]如图36及图37所示，本发明实施方式15的半导体器件与实施方式14的主要差异在于封装PKG为BGA (BalI Grid Array)封装。
[0486]第I半导体芯片chipl及第2半导体芯片chip2分别经由接着膜filml、2层叠于内插器衬底inter上。
[0487]内插器衬底inter以建构法等形成的多层布线树脂衬底等。布线多以铜(Cu)等形成。
[0488]第I半导体芯片chipl及第2半导体芯片chip2分别经由接着膜filml、2层叠于内插器衬底inter上。
[0489]另外，于内插器衬底inter的主面配置有多个第二焊盘secP。第I半导体芯片chipl的多个接合焊盘BPl及第2半导体芯片chip2的多个接合焊盘BP2分别以金属线wire连接对应的多个第二焊盘secP。
[0490]另外，如图36及图37所示，关于第二焊盘secP的数量，图字中的数字只是为了方便说明而举出的适当数，实际数量可比图字的数多或少。
[0491]多个第二焊盘secP经由通孔via连接于封装PKG背面的触点焊盘LP。此外触点焊盘LP上连接有焊锡球ball。焊锡球ball的焊锡，多为Sn-Pb的共晶焊锡。封装PKG需要对应无铅(Pb)时，最好使用通用性、容易购得的Sn-Ag类或Sn-Ag-Cu类的焊锡作为无铅(Pb)焊锡。组成比为Agl.0?3.5%, CuO?0.5%，其它的是Sn。
[0492]另外，如图36及图37所示，关于触点焊盘LP与焊锡球ball的数量，图字中的数字只是为了方便说明而举出的适当数，实际数量可比图字的数多或少。
[0493]上述实施方式14的半导体器件中，搭载有电容器Cap的触点LD2，通过金属线wireG与引线引脚Vss连接。本实施方式15的半导体器件中,触点LD2经由通孔via与供给有接地电压(接地极)GND的焊锡球ball连接。
[0494]如上所述，通过将封装PKG由QFP改成BGA，由于无需引线引脚Lead，可使封装尺寸变小。而且，为QFP时所得的效果，在将封装形态改为BGA的本实施方式15的半导体器件时亦可得到同样的效果。
[0495]以上，说明了本发明实施方式I至15的半导体器件。至此所述的任何发明，都是关于提供在将多个半导体芯片层叠于同一封装的半导体器件中，将多个半导体芯片的任何一个所产生的电压，作为电源电压供给其它的半导体芯片，从而可实现该半导体器件稳定地动作的技术。
[0496]于至此说明的各实施方式的半导体器件的封装虽为QFP及BGA，同时亦可为同是面安装封装的CSP (Chip Size Package:芯片尺寸封装)或在封装的背面没有设置焊锡球的LGA(Land Grid Array:栅格阵列)封装,并非限定于在本实施方式中所记载的封装种类。
[0497]QFP引线引脚(导线架)可为金属性(导电性)材料的铜(Cu)类，亦可为铁(Fe)类与镍(Ni)的合金的合金42。
[0498]引线引脚以封装体为边界露出于封装外部，以安装时与电路板焊接的外引线，及以金属线wire于封装内部与半导体芯片连接的内引线所构成。
[0499]外引线的表面施有外层镀敷。外层镀敷为Sn-Pb焊锡镀敷等。封装需要对应无铅化时为无铅焊锡镀敷。
[0500]虽然图中所示的晶座的外形(尺寸)比搭载于QFP的晶座上的芯片外形(尺寸)大，相反地，为小亦可。
[0501]晶座的外形(尺寸)比搭载于晶座上的芯片外形(尺寸)小时，芯片的背面会与封装体的树脂粘着。由于半导体芯片(硅)与树脂的界面粘着力比晶座(金属)与树脂的界面粘着力大，故可防止水分渗入晶座与树脂的界面。结果，通过焊锡回焊将封装安装于衬底时可抑制渗入水分因回焊的热产生膨胀而造成封装龟裂。
[0502]另外，以上就使用接着膜层叠半导体芯片的构造进行了说明。亦可用接着涂料来代替接着膜。
[0503]但是，比起接着涂料，接着膜在制造时的管理更容易。接着膜由于膜厚的偏差比接着涂料的供应量的偏差小，故芯片安装后的完成品偏差也较少。因此，容易管理接着后的膜(接着膜)的厚度。
[0504]另外，对于接着后接着材料从芯片的溢出，接着膜比接着涂料少。溢出较少者可避免在下层芯片的焊盘沾到接合剂，从而可避免无法连接到金属线等不良。
[0505]以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到上述实施方式的限定，在不超出其要旨的范围下能够进行各种变更，在此无需赘言。另外，可将实施方式I至15进行适当的组合，也可仅利用各实施方式的一部分进行适当的组合。
[0506]本发明可广泛地用于制造半导体器件的制造业。
【权利要求】
1.一种半导体器件,包括: 第I半导体芯片，具有主面、第I边、与所述第I边相交的第2边、和形成于其所述主面上的多个焊盘； 第2半导体芯片，具有主面、第I边、与所述第I边相交的第2边、和形成于其所述主面上的多个焊盘； 芯片安装部，安装有所述第I半导体芯片和所述第2半导体芯片； 第I引线和第2引线，布置在所述芯片安装部附近； 封装体，对所述第I半导体芯片和所述第2半导体芯片、所述芯片安装部、以及所述第I引线和所述第2引线各自的一部分进行封装；并且其中所述第I半导体芯片包括: 第I焊盘，由所述第I引线供给外部电源电压； 调整器电路，与所述第I焊盘电连接，且按照参考电压和与所述参考电压进行比较的输入电压来生成将所述外部电源电压降压后的内部电源电压； 第2焊盘，电连接到所述调整器电路，并输出所述内部电源电压；以及 第3焊盘，所述第3焊盘电连接到被输入所述输入电压的所述调整器电路的输入部； 其中所述第2半导体芯片包括: 第4焊盘，所述第4焊盘由所述第2焊盘被输入所述内部电源电压； 其中所述第2半导体芯`片安装在所述芯片安装部上以使得所述第2半导体芯片的所述第2边与所述第I半导体芯片的所述第I边在平面图中相交， 其中所述第2焊盘和所述第3焊盘沿着所述第I半导体芯片的所述第I边布置， 其中所述第4焊盘沿着所述第2半导体芯片的所述第I边布置， 其中所述第2引线在所述平面图中布置在所述第I半导体芯片的所述第I边附近而不是所述第I半导体芯片的所述第2边附近，并且 其中所述第2焊盘、所述第3焊盘和所述第4焊盘分别经由多根金属线电连接到所述第2引线。
2.根据权利要求1所述的半导体器件， 其中所述第2焊盘和所述第3焊盘布置在所述第I半导体芯片在所述平面图中的所述第I半导体芯片的所述第2边和所述第2半导体芯片的所述第2边之间的区域中。
3.根据权利要求1所述的半导体器件， 其中所述第2半导体芯片安装在所述第I半导体芯片上。
4.根据权利要求1所述的半导体器件， 其中所述第2半导体芯片的所述第2边比所述第I半导体芯片的所述第2边长。
5.根据权利要求1所述的半导体器件， 其中所述第I半导体芯片和所述第2半导体芯片为长方形。
6.根据权利要求1所述的半导体器件， 其中所述第2半导体芯片的所述第4焊盘布置在所述第2半导体芯片的所述第I边和所述第2边的角附近而不是所述第2半导体芯片的其它角附近。
7.根据权利要求1所述的半导体器件， 其中所述第I半导体芯片具有多个第5焊盘，所述多个第5焊盘沿着与所述第I半导体芯片的所述第I边和所述第2边不同的边而与所述第2半导体芯片之间收发信号， 其中所述第2半导体芯片沿着分别与所述第2半导体芯片的所述第2边的第I边和第2边不同的边具有多个第6焊盘，并且 其中所述多个第5焊盘和所述多个第6焊盘经由多根金属线相互连接。
8.根据权利要求7所述的半导体器件， 其中所述第I半导体芯片和所述第2半导体芯片分别具有面向所述第2边的第3边，并且 其中所述多个第5焊盘和所述多个第6焊盘分别沿所述第I半导体芯片和所述第2半导体芯片的第3边布置。
9.根据权利要求8所述的半导体器件， 其中所述多个第5焊盘布置在所述第I半导体芯片在所述平面图中的所述第I半导体芯片的所述第3边和所述第2半导体芯片的所述第3边之间的区域中。
10.根据权利要求7所述的半导体器件， 其中所述第I半导体芯片包括模拟电路且为用于进行电源控制的模拟芯片，并且其中所述第2半导体芯 片为用于控制所述第I半导体芯片并进行信息处理的微型计算机芯片。
【文档编号】H01L23/495GK103794591SQ201310353788
【公开日】2014年5月14日 申请日期:2009年6月12日 优先权日:2008年9月19日
【发明者】小松干彦, 日高隆雄, 木村纯子 申请人:瑞萨电子株式会社