半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，先在所述半导体衬底上形成N型功函数金属层，然后在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀所述PMOS区上的N型功函数金属层，随后在所述半导体衬底上形成栅极金属层，避免N型功函数金属层扩散到P型功函数金属层中影响其功函数值，从而防止PMOS的阈值电压Vt变高，因此提高了半导体器件的可靠性。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法，具体来说，涉及使用HKMG的半导体器件及其制造方法。
【背景技术】
[0002]随着半导体器件的尺寸变得越来越小，栅极结构的尺寸和栅极绝缘层的厚度也相应地减小。然而，当氧化硅的栅极绝缘层变得很薄时，漏电流将变得过大。为了减少漏电流，使用具有高介电常数(高k)的材料代替氧化硅来形成栅极绝缘层。然而，多晶硅栅极可能与高k材料反应，并且多晶硅栅极存在栅极耗尽效应、硼渗透等等问题，从而影响器件的性能。因此，使用金属材料来作为栅极。高k-金属栅极(HKMG)已成为主流。通常使用铝来作为金属栅极。
[0003]申请公布日为2013年6月12日，申请公布号为CN103151249A的专利公开了一种形成高k-金属栅极的工艺，包括以下步骤:
[0004]首先，如图1A所示，提供半导体衬底100，隔离结构101将所述半导体衬底100分成NMOS区和PMOS区，在所述半导体衬底100上形成带有氧化物侧壁的虚拟栅极结构102，然后在所述半导体衬底100上沉积一层间介电层103，研磨所述层间介电层103以露出所述虚拟栅极结构102的顶部；
[0005]接着，如图1B所示，蚀刻去除所述虚拟栅极结构102，留下沟槽104，然后在所述层间介电层103上沉积一功函数金属层105，所述功函数金属层105同时覆盖所述沟槽104的侧壁和底部；
[0006]接着，如图1C所示，形成一掩膜106以遮蔽所述半导体衬底100的PMOS区，蚀刻去除所述半导体衬底100的NMOS区上的功函数金属层105 ；
[0007]接着，如图1D所示，去除所述掩膜106，在层间介电层103上再沉积一功函数金属层107，所述功函数金属层107同时覆盖沟槽104的侧壁和底部；
[0008]接着，如图1E所示，在所述功函数金属层107上沉积一金属层108，然后研磨去除所述层间介电层103上的金属层108以及功函数金属层107和105。
[0009]此外，还有一种传统的形成高k_金属栅极的工艺，包括以下步骤:
[0010]首先，如图2A所示，提供包括NMOS区和PMOS区的半导体衬底201，所述半导体衬底201上形成有层间介电层202以及形成于所述层间介电层202中的沟槽202’ ；
[0011]接着，如图2B和图2C所示，在所述半导体衬底201上依次形成高介电常数材料层204、第一阻挡层205和P型功函数金属层(PWFM) 206 ；
[0012]接着，如图2D和图2E所示，在所述半导体衬底上涂覆光阻，并利用第一块掩膜版(mask)进行曝光，从而在所述PMOS区上形成第一图案化掩膜层207，并以第一图案化掩膜层207为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层207 ；
[0013]接着，如图2F所示，形成DUO层209和光阻层210，所述DUO层209同时填充至NMOS区和PMOS区沟槽202’中，并利用第二块掩膜版(mask)进行曝光，干法刻蚀所述DUO直至停止在P型功函数金属层上，所述PMOS区的沟槽内还留有DUO层；
[0014]接着，如图2G所示，湿法去除所述PMOS区上方和沟槽侧壁上方的P型功函数金属层；
[0015]接着，如图2H所示，去除所述光阻层210和DUO层209，由此使得NMOS区和PMOS区打开的沟槽的尺寸相同，因而可填充相同厚度的金属。
[0016]接着，如图21所示，依次形成N型功函数金属层(NWFM)208、第二阻挡层211、金属层212和铝层213。
[0017]接着，如图2J所示，进行化学机械研磨直到露出所述层间介电层。
[0018]然而，本申请的发明人在实际生产中发现，利用上述两种HKMG工艺形成的器件的性能和可靠性不够理想。
【发明内容】
[0019]本发明的一个目的是制造性能更可靠的半导体器件。
[0020]根据本发明的第一方面，提供了一种半导体器件的制造方法，包括:
[0021]提供包括NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有层间介电层以及形成于所述层间介电层中的沟槽；
[0022]在所述半导体衬底上依次形成高介电常数材料层和P型功函数金属层；
[0023]在所述PMOS区上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层；
[0024]在所述半导体衬底上形成N型功函数金属层；
[0025]在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀去除PMOS区上的N型功函数金属层，并去除所述第二图案化掩膜层；
[0026]在所述N型功函数金属层和P型功函数金属层上形成栅极金属层；以及
[0027]进行化学机械研磨直到露出所述层间介电层。
[0028]优选的，在所述半导体衬底上形成高介电常数材料层的步骤之前，还包括:在所述半导体衬底上形成隔离氧化层。
[0029]优选的，在所述半导体衬底上形成高介电常数材料层的步骤之后、形成P型功函数金属层的步骤之前，还包括:在所述半导体衬底上形成第一阻挡层。
[0030]优选的，所述第一阻挡层包括依次形成的TiN层和TaN层。
[0031]优选的，所述P型功函数金属层为TiN层。
[0032]优选的，所述N型功函数金属层为TiAl层。
[0033]优选的，在所述NMOS区上形成第二图案化掩膜层的步骤包括:
[0034]在所述半导体衬底上形成DUO层和光阻层，所述DUO层填满所述沟槽；
[0035]执行曝光显影工艺去除所述PMOS区上及其沟槽中的DUO层和光阻层，以形成第二图案化掩膜层。
[0036]优选的，在所述半导体衬底上形成栅极金属层的步骤之前，还包括:在所述半导体衬底上形成第二阻挡层。
[0037]优选的，所述第二阻挡层为TiN层。
[0038]优选的，在所述半导体衬底上形成栅极金属层的步骤之前，还包括:在所述半导体衬底上形成润湿层。
[0039]优选的，所述润湿层为Ti层。
[0040]根据本发明的另一面，还提供一种半导体器件，包括:
[0041]包括NMOS区和PMOS区的半导体衬底；
[0042]形成于所述半导体衬底上的层间介电层以及形成于层间介电层中的沟槽；
[0043]形成于所述NMOS区和PMOS区的沟槽中的高介电常数材料层；
[0044]形成于所述NMOS区的高介电常数材料层上的N型功函数金属层以及形成于所述PMOS区的高介电常数材料层上的P型功函数金属层；以及
[0045]形成于所述N型功函数金属层和P型功函数金属层上的栅极金属层。
[0046]本发明的一个优点在于，去除PMOS区上的N型功函数金属层，避免N型功函数金属层扩散到P型功函数金属层中影响其功函数值，从而防止PMOS的阈值电压Vt变高，并且因此提高了半导体器件的可靠性。
【专利附图】
【附图说明】
[0047]参照附图，根据下面的详细描述，可以更加清楚地理解本发明。为了清楚起见，图中各个层的相对厚度以及特定区的相对尺寸并没有按比例绘制。在附图中:
[0048]图1A-1E是现有技术的一种半导体器件在其制造过程中的各个阶段处的示意性截面图；
[0049]图2A-2J是现有技术的另一种半导体器件在其制造过程中的各个阶段处的示意性截面图；
[0050]图3A-3J是根据本发明的较佳实施例的半导体器件在其制造过程中的各个阶段处的示意性截面图；
[0051]图4是根据本发明的较佳实施例的半导体器件制造方法的流程示意图。
【具体实施方式】
[0052]在针对【背景技术】中提到的问题的研究中，本发明的发明人长期研究发现，通常，N型功函数金属层208的WF值约为4.2?4.3ev，P型功函数金属层206的WF值约为4.8?4.9ev。而在现有的HKMG工艺中，NMOS区上的PWFM是被去除的，而PMOS区上的NWFM则未被去除，这就存在潜在的风险，即，NWFM易扩散到PWFM上而影响其WF值，从而使PMOS的阈值电压Vt升高，极大地影响器件的性能和可靠性。
[0053]基于上述发现，提出了本发明，先在所述半导体衬底上形成N型功函数金属层，然后在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀所述PMOS区上的N型功函数金属层，随后在所述半导体衬底上依次形成第二阻挡层和栅极金属层，如此，利用光刻和刻蚀工艺去除了 PMOS区上的N型功函数金属层，避免该区域的N型功函数金属层扩散到P型功函数金属层中影响其功函数值，从而防止PMOS的阈值电压Vt变高，并且因此提高了半导体器件的可靠性。
[0054]现在将参照附图来详细描述本发明的各种示例性实施例。
[0055]以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。本领域中公知的技术可以被应用于没有特别示出或描述的部分。
[0056]参照图4，其中示出了本发明提出的半导体器件制造方法的流程示意图，用于简要示出整个制造工艺的流程。
[0057]步骤S410:提供包括NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有层间介电层以及形成于所述层间介电层中的沟槽；
[0058]步骤S420:在所述半导体衬底上依次形成高介电常数材料层和P型功函数金属层；
[0059]步骤S430:在所述PMOS区上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层；
[0060]步骤S440:在所述半导体衬底上形成N型功函数金属层；
[0061]步骤S450:在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀去除PMOS区上的N型功函数金属层，并去除所述第二图案化掩膜层；
[0062]步骤S460:在所述N型功函数金属层和P型功函数金属层上形成栅极金属层；以及
[0063]步骤S470:进行化学机械研磨直到露出所述层间介电层。
[0064]图3A-3J是根据本发明的较佳实施例的半导体器件在其制造过程中的各个阶段处的示意性截面图。
[0065]首先，提供一半导体衬底301。所述半导体衬底301包括NMOS区和PMOS区，隔离结构300隔离所述NMOS区和PMOS区。所述半导体衬底301例如是硅衬底，以公知的方式在硅衬底上形成层间介电层(ILD层)302以及嵌在ILD层302中的虚拟栅极结构。此时，已经以公知的任意方式在半导体衬底301中形成了源极/漏极区。然后蚀刻去除虚拟栅极结构，从而在ILD层302中形成沟槽302’，如图3A所示。本实施例对于公知部分未予详细说明和图示，但是本领域技术人员应是知晓的。
[0066]接下来，如图3B所示，沉积隔离氧化层(ILOX) 303，所述隔离氧化层303同时覆盖所述沟槽302’的侧壁和底部以及ILD层302的顶部。然后，沉积10埃到30埃厚的高k(HK)材料层304，所述HK材料层可以采用Hf基材料或Zr基材料等高介电常数材料，所述Hf基材料例如为HaS1N、Ha02等。然后，在高k材料层304上依次沉积厚度为10埃到50埃的TiN层3051和厚度为5埃到15埃的TaN层3052，层叠的TiN层3051和TaN层3052构成第一阻挡层305。
[0067]其后，在第一阻挡层305上形成P型函数金属层306。形成所述P型函数金属层306的工艺可以采用本领域内常用的方法，例如，物理气相沉积法或蒸镀法等，所述P型函数金属层306可包括一层或多层金属，本实施例中是厚度为40埃到120埃的TiN，如图3C所示。
[0068]接下来，去除NMOS区上的P型功函数金属层。具体地说，首先在半导体衬底301上涂覆光阻层307，然后利用第一块掩膜版执行曝光和显影工艺，以去除所述NMOS区上的光阻层，形成第一图案化掩膜层，如图3D所示。随后以所述第一图案化掩膜层为掩膜，执行蚀刻工艺去除NMOS区上的P型功函数金属层，并去除剩余的光阻层，如图3E所示。
[0069]接下来，如图3F所示，在NMOS区和PMOS区上同时形成N型功函数金属层308，所述N型功函数金属层308覆盖所述NMOS区上的第一阻挡层305以及PMOS区上的P型功函数金属层306。形成所述N型函数金属层308的工艺可以采用本领域内常用的方法，例如，物理气相沉积法或蒸镀法等，所述N型函数金属层308可包括一层或多层金属，本实施例中是厚度为40埃到120埃的TiAl合金。
[0070]接着，去除PMOS区上的N型功函数金属层。具体地说，首先在半导体衬底301上涂覆DUO层309和光阻层310，然后利用第二块掩膜版执行曝光、显影和刻蚀工艺，以去除所述PMOS区上的DUO层和光阻层，形成第二图案化掩膜层，如图3G所示。随后以所述第二图案化掩膜层为掩膜，执行蚀刻工艺去除PMOS区上的N型功函数金属层，并去除剩余的DUO层和光阻层，如图3H所示。通常，N型功函数金属层的WF值约为4.2?4.3ev，P型功函数金属层的WF值约为4.8?4.9eV，通过去除PMOS区上的N型功函数金属层，可避免PMOS区上的N型功函数金属层扩散到其下方的P型功函数金属层中影响其功函数(WF)值。并且，此步骤可利用现有的掩膜版进行，这是因为现有技术中使用的第二块掩膜版的目的是移除PMOS区沟槽侧壁上方的P型功函数金属层，而PMOS区沟槽顶部的尺寸(CD)与NMOS区沟槽的尺寸相同，以确保能通过相同的工艺填充NMOS区和PMOS区的沟槽空白，由此可知，此步骤可直接利用该第二块掩膜版来进行，无需购置新的掩膜版，有利于节约成本。
[0071]接着，如图31所示，在半导体衬底上沉积厚度为10埃到50埃的TiN以作为第二阻挡层311。利用PVD在第二阻挡层311上沉积润湿层(wetting layer)3120所述润湿层312的材料例如包括T1、TiAl、Co等，润湿层312的厚度可以在50埃到100埃的范围内。随后再利用PVD沉积栅极金属层313，所述栅极金属层的材料包括但不限于W、Al等。
[0072]接下来，如图3J所示，进行CMP，以便研磨去除ILD层302上沉积的所有材料，实现器件要求的栅极厚度，并且CMP最终停止在铝钛合金上。最终形成的栅极厚度(即，从高k材料层304的顶面到CMP后的栅极的顶面的高度)为300埃到400埃。
[0073]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。
[0074]此外，如图3J所示，本发明还提供一种半导体器件，包括:
[0075]包括NMOS区和PMOS区的半导体衬底301 ；
[0076]形成于所述半导体衬底301上的层间介电层302以及形成于层间介电层302中的沟槽302’ ；
[0077]形成于所述NMOS区和PMOS区的沟槽中的高介电常数材料层304 ；
[0078]形成于NMOS区的高介电常数材料层304上的N型功函数金属层308以及形成于PMOS区的高介电常数材料层上的P型功函数金属层306 ;以及
[0079]形成于所述N型功函数金属308和P型功函数金属层306上的栅极金属层。
[0080]总之，如上所述，根据本发明的半导体器件及其制造方法，利用光刻和刻蚀工艺去除PMOS区上的N型功函数金属层，避免N型功函数金属层扩散到P型功函数金属层中影响其功函数值，从而防止PMOS的阈值电压Vt变高，并且因此提高了半导体器件的可靠性。
[0081]虽然已经通过示例性实施例对本发明进行了详细说明，但是本领域的技术人员应该理解，以上示例性实施例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供包括NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有层间介电层以及形成于所述层间介电层中的沟槽； 在所述半导体衬底上依次形成高介电常数材料层和P型功函数金属层； 在所述PMOS区上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层； 在所述半导体衬底上形成N型功函数金属层； 在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀去除PMOS区上的N型功函数金属层，并去除所述第二图案化掩膜层； 在所述N型功函数金属层和P型功函数金属层上形成栅极金属层；以及 进行化学机械研磨直到露出所述层间介电层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成高介电常数材料层的步骤之前，还包括: 在所述半导体衬底上形成隔离氧化层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成高介电常数材料层的步骤之后、形成P型功函数金属层的步骤之前，还包括: 在所述半导体衬底上形成第一阻挡层。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一阻挡层包括依次形成的TiN层和TaN层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述P型功函数金属层为TiN 层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述N型功函数金属层为TiAl 层。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述NMOS区上形成第二图案化掩膜层的步骤包括: 在所述半导体衬底上形成DUO层和光阻层，所述DUO层填满所述沟槽； 执行曝光显影工艺去除所述PMOS区上及其沟槽中的DUO层和光阻层，以形成第二图案化掩膜层。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成栅极金属层的步骤之前，还包括: 在所述半导体衬底上形成第二阻挡层。
9.如权利要求10所述的半导体器件的制造方法，其特征在于，所述第二阻挡层为TiN层。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成栅极金属层的步骤之前，还包括: 在所述半导体衬底上形成润湿层。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述润湿层为Ti层。
12.—种半导体器件，包括: 包括NMOS区和PMOS区的半导体衬底； 形成于所述半导体衬底上的层间介电层以及形成于层间介电层中的沟槽； 形成于所述NMOS区和PMOS区的沟槽中的高介电常数材料层； 形成于所述NMOS区的高介电常数材料层上的N型功函数金属层以及形成于所述PMOS区的高介电常数材料层上的P型功函数金属层；以及 形成于所述N型功函数金属层和P型功函数金属层上的栅极金属层。
【文档编号】H01L21/28GK104425381SQ201310407721
【公开日】2015年3月18日 申请日期:2013年9月9日 优先权日:2013年9月9日
【发明者】库尔班·阿吾提 申请人:中芯国际集成电路制造(上海)有限公司