一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供形成有包括自下而上层叠的界面层、高k介电层和牺牲栅极材料层的叠层结构的半导体衬底；在叠层结构的两侧形成侧墙，并执行重掺杂离子注入，以在半导体衬底中形成重掺杂源/漏区；去除侧墙，并在半导体衬底上形成覆盖叠层结构的应力材料层；执行退火处理后，去除应力材料层，并在重掺杂源/漏区上形成自对准硅化物；去除牺牲栅极材料层，并在高k介电层上形成金属栅极结构；形成接触孔，并在接触孔中填充构成接触塞的金属。根据本发明，在去除形成于叠层结构两侧的侧墙之后，实施应力记忆，以增强施加于沟道区的应力，同时，在形成金属栅极结构之前形成自对准硅化物，增强对沟道区的应力作用。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种用于高k-金属栅工艺的应力记忆技术(SMT)以及增强自对准硅化物的应力作用的实施方法。
【背景技术】
[0002]对于65nm以下节点的半导体制造工艺而言，应力记忆技术是提升NFET的性能所经常采用的方法。该技术是通过使NFET的多晶硅栅极重新晶态化来改善NFET的性能的，多晶硅栅极重新晶态化的机制如下:在多晶硅栅极两侧的半导体衬底中实施源/漏区注入以形成未激活的源/漏区时，多晶硅栅极非晶态化；在半导体衬底上形成覆盖多晶硅栅极的应力记忆材料层之后实施退火时，未激活的源/漏区被激活，同时，多晶硅栅极重新晶态化。在多晶硅栅极重新晶态化的过程中，由于应力记忆材料层的阻挡，多晶硅栅极的体积的扩张受到抑制，从而将应力记忆材料层的应力转移到半导体衬底中的沟道区，对沟道区施加拉应力以提高沟道区的载流子迁移率。
[0003]对于现有技术而言，在实施上述应力记忆过程之后，去除应力记忆材料层。然后，依次实施下述工艺步骤:在源/漏区上形成自对准硅化物；去除位于多晶硅栅极两侧的侧墙；在衬底上依次形成完全覆盖多晶硅栅极的接触孔蚀刻停止层(CESL)和层间介电层，并执行化学机械研磨以露出多晶硅栅极的顶部；去除多晶硅栅极，并形成自下而上层叠的界面层、高k介电层、覆盖层和金属栅极；在金属栅极的顶部和层间介电层上形成另一层间介电层，并形成分别连通金属栅极和位于源/漏区上的自对准硅化物的接触塞。
[0004]在工艺实践中，上述工艺过程存在下述缺点:第一，在实施应力记忆时，由于多晶硅栅极两侧的侧墙的存在，导致形成的应力记忆材料层与多晶硅栅极下方的沟道区的距离较大，在实施退火之后，转移到沟道区的应力有所减弱；第二，在源/漏区上形成自对准硅化物时，由于多晶硅栅极两侧的侧墙的存在，导致形成的自对准硅化物与多晶硅栅极下方的沟道区的距离较大，进而造成自对准硅化物对沟道区的应力作用的减弱；第三，去除多晶硅栅极之后，需要先依次形成界面层、高k介电层和覆盖层，再形成金属栅极，因此，在器件特征尺寸不断缩减的情况下，上述工艺次序将会显著影响形成金属栅极的工艺窗口。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的界面层、高k介电层和牺牲栅极材料层的叠层结构；在所述叠层结构的两侧形成侧墙，并执行重掺杂离子注入，以在所述半导体衬底中形成重掺杂源/漏区；去除所述侧墙，并在所述半导体衬底上形成覆盖所述叠层结构的应力材料层；执行退火处理后，去除所述应力材料层，并在所述重掺杂源/漏区上形成自对准硅化物；去除所述牺牲栅极材料层，并在所述高k介电层上形成金属栅极结构。
[0007]进一步，在所述高k介电层和所述牺牲栅极材料层之间形成有覆盖层，所述覆盖层的构成材料包括氮化钛或氮化钽。
[0008]进一步，所述高k介电层的k值为3.9以上，所述界面层的构成材料包括硅氧化物，所述牺牲栅极材料层的材料包括多晶硅或无定形碳。
[0009]进一步，在所述叠层结构和所述侧墙之间形成有偏移侧墙，所述偏移侧墙的构成材料为氧化物，所述侧墙的构成材料为氮化硅。
[0010]进一步，在形成所述侧墙之前，还包括实施低掺杂离子注入，以在所述半导体衬底中形成低掺杂源/漏区的步骤。
[0011]进一步，在实施所述低掺杂离子注入之前或者同时，还包括实施预非晶化注入的步骤，所述预非晶化注入的注入离子包括III族和V族离子。
[0012]进一步，在实施所述低掺杂离子注入之后，还包括执行袋状区离子注入，以在所述半导体衬底中形成将所述低掺杂源/漏区包裹住的袋状区。
[0013]进一步，所述金属栅极结构包括自下而上层叠的功函数设定金属层、阻挡层和金属栅极材料层。
[0014]进一步，在去除所述牺牲栅极材料层之前，还包括下述步骤:在所述半导体衬底上形成完全覆盖所述叠层结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述叠层结构的顶部。
[0015]进一步，形成所述金属栅极结构之后，还包括下述步骤:形成另一层间介电层，以覆盖所述金属栅极结构；执行化学机械研磨以研磨所述另一层间介电层，以使其表面平整；在所述层间介电层和所述另一层间介电层中形成接触孔，并在所述接触孔中填充构成接触塞的金属
[0016]根据本发明，在去除形成于所述叠层结构两侧的侧墙之后，实施应力记忆，以增强施加于沟道区的应力，同时，在形成所述金属栅极结构之前形成所述自对准硅化物，增强所述自对准硅化物对沟道区的应力作用。
【专利附图】
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1A-图1J为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于高k-金属栅工艺的应力记忆技术以及增强自对准硅化物的应力作用的实施方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024][示例性实施例]
[0025]为了解决现有的高k_金属栅工艺的实施流程所存在的问题，本发明提出用于高k_金属栅工艺的应力记忆技术以及增强自对准硅化物的应力作用的实施方法。在整个工艺实施流程中，本发明将应力记忆技术和先高k介电层后栅极(last gate)以及先硅化物形成工艺相结合，有效解决上述问题。
[0026]下面，参照图1A-图1J，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0027]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。隔离结构101将半导体衬底100分为NFET区和PFET区，为了简化，图示中仅示出NFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0028]在半导体衬底100上形成有叠层结构102，作为示例，叠层结构102包括自下而上层叠的界面层102a、高k介电层102b和牺牲栅极材料层102c。界面层102a的构成材料包括硅氧化物(S1x),其作用是改善高k介电层102b与半导体衬底100之间的界面特性；高k介电层102b的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝；牺牲栅极材料层102c的材料包括多晶硅、氮化硅或无定形碳，优选多晶硅。需要说明的是，在高k介电层102b和牺牲栅极材料层102c之间还可以形成覆盖层，其构成材料包括氮化钛或氮化钽，形成覆盖层的作用是阻止后续形成的功函数设定金属层中的金属材料向高k介电层102b的扩散，为了简化，图示中予以省略。
[0029]作为示例，在叠层结构102的两侧形成有紧靠叠层结构102的偏移侧墙103。偏移侧墙103由氧化物、氮化物或者二者的组合构成，在本实施例中，偏移侧墙103的构成材料为氧化物。形成偏移侧墙103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。
[0030]接着，如图1B所示，实施低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区104。
[0031]对于NFET区而言，低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。
[0032]当低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为l_20keV，离子注入的剂量为1.0Xe14-L OXe15CnT2 ;当低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0Xe14-1.0Xe15cm_2。
[0033]在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入(PAI)，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等III族和V族离子。
[0034]接下来，可选地，执行袋状区离子注入，以在半导体衬底100中形成将低掺杂源/漏区104包裹住的袋状区，用于调节阈值电压和防止后续形成的源/漏区的穿通，为了简化，图示中未示出袋状区。
[0035]袋状区离子注入的深度略大于低掺杂离子注入的深度，且袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反，因此，对于NFET区而言，袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
[0036]当袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3_20keV，离子注入的剂量为1.0X e13-9.0 Xe13CnT2,离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
[0037]当袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100_150keV，离子注入的剂量为1.0Xe13-9.0Xe13cm_2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
[0038]在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将低掺杂源/漏区包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。
[0039]然后，执行快速热退火工艺，以激活低掺杂源/漏区104和袋状区中的掺杂离子并消除上述离子注入所产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
[0040]在本实施例中，快速热退火步骤是在低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在袋状区离子注入步骤之后进行第二次快速热退火步骤。
[0041]为了降低热预算，所述快速热退火步骤可以移至后续实施应力记忆时执行。
[0042]接着，如图1C所示，在偏移侧墙103的两侧形成侧墙105。形成侧墙105的工艺步骤包括:在半导体衬底100上形成完全覆盖叠层结构102和偏移侧墙103的侧墙材料层，其构成材料优选氮化娃；采用侧墙蚀刻(blanket etch)工艺蚀刻侧墙材料层，以形成侧墙105。
[0043]接着，如图1D所示，执行重掺杂离子注入并退火，以在半导体衬底100中形成重掺杂源/漏区106。形成重掺杂源/漏区106的工艺为本领域技术人员所熟习，在此不再加以赘述。为了降低热预算，所述退火可以移至后续实施应力记忆时执行。在实施重掺杂离子注入之前或者同时，可选地，实施预非晶化注入，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等III族和V族离子。
[0044]接着，如图1E所示，去除侧墙105，并在半导体衬底100上形成覆盖叠层结构102和偏移侧墙103的应力材料层107。在本实施例中，采用湿法蚀刻工艺去除侧墙105，采用共形沉积工艺形成应力材料层107，以使形成的应力材料层107具有良好的阶梯覆盖特性。应力材料层107具有的应力的大小与形成应力材料层107所采用的沉积工艺的工艺条件有关，在此不做具体限定。需要说明的是，在形成应力材料层107之前，可以先形成一薄层氧化物层，以防止后续去除应力材料层107时对半导体衬底100造成损伤，为了简化，图示中未示出所述薄层氧化物层。
[0045]接下来，执行快速热退火工艺，将应力材料层107具有的应力转移到半导体衬底100中的沟道区。上述应力的转移是通过沿着如图1E中的斜线112所示的方向形成的晶格错位缺陷实现的，该晶格错位缺陷可以显著增强作用于NFET区的沟道区的应力，进一步提升NFET区的性能。对于NFET区而言，对沟道区施加拉应力以提高沟道区的载流子迁移率。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
[0046]接着，如图1F所示，去除应力材料层107，并在重掺杂源/漏区106以及部分低掺杂源/漏区104上形成自对准硅化物113。在本实施例中，采用湿法蚀刻工艺去除应力材料层107。形成自对准硅化物113的工艺为本领域技术人员所公知，在此不再加以赘述；在形成自对准硅化物113的过程中，由于形成的自对准硅化物阻挡层的遮蔽，因此，叠层结构102的顶部未形成自对准硅化物113 ;自对准硅化物113形成之后，通过湿法蚀刻去除所述自对准娃化物阻挡层。
[0047]接着，如图1G所示，在半导体衬底100上形成接触孔蚀刻停止层108，覆盖叠层结构102、偏移侧墙103和自对准硅化物113。在本实施例中，采用共形沉积工艺形成接触孔蚀刻停止层108，以使形成的接触孔蚀刻停止层108具有良好的阶梯覆盖特性。接触孔蚀刻停止层108的材料优选氮化娃。
[0048]接着，如图1H所示，在接触孔蚀刻停止层108上形成层间介电层109，并执行化学机械研磨依次研磨层间介电层109和接触孔蚀刻停止层108，直至露出叠层结构102的顶部。形成层间介电层109可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层109的材料优选氧化娃。
[0049]接着，如图1I所示，去除叠层结构102中的牺牲栅极材料层102c，并在高k介电层102b上形成金属栅极结构110。
[0050]作为示例，金属栅极结构110包括自下而上层叠的功函数设定金属层110a、阻挡层IlOb和金属栅极材料层110c。功函数设定金属层IlOa包括一层或多层金属或金属化合物，对于N型金属栅极结构而言，其功函数设定金属层的构成材料为适用于NFET的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等。阻挡层IlOb的材料包括氮化钽或氮化钛，金属栅极材料层IlOc的材料包括钨或铝。在本实施例中，采用干法蚀刻或湿法蚀刻工艺去除牺牲栅极材料层102c，采用原子层沉积工艺或物理气相沉积工艺形成功函数设定金属层IlOa和阻挡层110b，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层I 1c。然后，执行化学机械研磨以研磨上述各层材料，直至露出层间介电层109时终止。
[0051]接着，如图1J所示，再次形成层间介电层109，以覆盖金属栅极结构110，然后，执行化学机械研磨以研磨层间介电层109，以使其表面平整。在其它实施例中，也可以形成与层间介电层109的构成材料不同的另一层间介电层。
[0052]接下来，形成接触孔111，其形成过程包括以下步骤:在层间介电层109上依次形成非晶碳层(APF)、介电质抗反射层(DARC)和具有用于蚀刻接触孔111的图案的光刻胶层；以所述光刻胶层为掩膜，执行干法蚀刻工艺蚀刻层间介电层109，所述蚀刻过程终止于接触孔蚀刻停止层108 ;采用灰化工艺去除所述光刻胶层；执行另一干法蚀刻工艺，以去除暴露出来的接触孔蚀刻停止层108 ;去除非晶碳层和介电质抗反射层。
[0053]至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括:填充金属(通常为钨)于接触孔111中形成连接互连金属层与自对准硅化物113以及金属栅极结构110的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于实施器件封装时的引线键合。
[0054]参照图2，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
[0055]在步骤201中，提供半导体衬底，在半导体衬底上形成有包括自下而上层叠的界面层、高k介电层和牺牲栅极材料层的叠层结构；
[0056]在步骤202中，在叠层结构的两侧形成侧墙，并执行重掺杂离子注入，以在半导体衬底中形成重掺杂源/漏区；
[0057]在步骤203中，去除侧墙，并在半导体衬底上形成覆盖叠层结构的应力材料层；
[0058]在步骤204中，执行退火处理后，去除应力材料层，并在重掺杂源/漏区上形成自对准硅化物；
[0059]在步骤205中，去除牺牲栅极材料层，并在高k介电层上形成金属栅极结构；
[0060]在步骤206中，形成接触孔，并在接触孔中填充构成接触塞的金属。
[0061]根据本发明，在去除形成于叠层结构102两侧的侧墙105之后，实施应力记忆，以增强施加于沟道区的应力，同时，在形成金属栅极结构110之前形成自对准硅化物113，增强自对准硅化物113对沟道区的应力作用。
[0062]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的界面层、高k介电层和牺牲栅极材料层的叠层结构； 在所述叠层结构的两侧形成侧墙，并执行重掺杂离子注入，以在所述半导体衬底中形成重掺杂源/漏区； 去除所述侧墙，并在所述半导体衬底上形成覆盖所述叠层结构的应力材料层； 执行退火处理后，去除所述应力材料层，并在所述重掺杂源/漏区上形成自对准硅化物； 去除所述牺牲栅极材料层，并在所述高k介电层上形成金属栅极结构。
2.根据权利要求1所述的方法，其特征在于，在所述高k介电层和所述牺牲栅极材料层之间形成有覆盖层，所述覆盖层的构成材料包括氮化钛或氮化钽。
3.根据权利要求1所述的方法，其特征在于，所述高k介电层的k值为3.9以上，所述界面层的构成材料包括硅氧化物，所述牺牲栅极材料层的材料包括多晶硅或无定形碳。
4.根据权利要求1所述的方法，其特征在于，在所述叠层结构和所述侧墙之间形成有偏移侧墙，所述偏移侧墙的构成材料为氧化物，所述侧墙的构成材料为氮化硅。
5.根据权利要求1所述的方法，其特征在于，在形成所述侧墙之前，还包括实施低掺杂离子注入，以在所述半导体衬底中形成低掺杂源/漏区的步骤。
6.根据权利要求5所述的方法，其特征在于，在实施所述低掺杂离子注入之前或者同时，还包括实施预非晶化注入的步骤，所述预非晶化注入的注入离子包括III族和V族离子。
7.根据权利要求5所述的方法，其特征在于，在实施所述低掺杂离子注入之后，还包括执行袋状区离子注入，以在所述半导体衬底中形成将所述低掺杂源/漏区包裹住的袋状区。
8.根据权利要求1所述的方法，其特征在于，所述金属栅极结构包括自下而上层叠的功函数设定金属层、阻挡层和金属栅极材料层。
9.根据权利要求1所述的方法，其特征在于，在去除所述牺牲栅极材料层之前，还包括下述步骤:在所述半导体衬底上形成完全覆盖所述叠层结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述叠层结构的顶部。
10.根据权利要求1所述的方法，其特征在于，形成所述金属栅极结构之后，还包括下述步骤:形成另一层间介电层，以覆盖所述金属栅极结构；执行化学机械研磨以研磨所述另一层间介电层，以使其表面平整；在所述层间介电层和所述另一层间介电层中形成接触孔，并在所述接触孔中填充构成接触塞的金属。
【文档编号】H01L21/336GK104517840SQ201310451314
【公开日】2015年4月15日 申请日期:2013年9月27日 优先权日:2013年9月27日
【发明者】李勇 申请人:中芯国际集成电路制造(上海)有限公司