在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置制造方法
【专利摘要】本发明提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本发明还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。
【专利说明】在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置
[0001]
[0002]相关申请的交叉参考
[0003]本申请要求于2013年I月31日提交的美国临时专利申请第61/758,985号的优先权，其全部内容明确地结合于此作为参考。
【技术领域】
[0004]本发明一般地涉及半导体器件及其制造，更具体地，涉及集成电路及在标准单元结构中形成具有金属化电阻器的集成电路的方法。
【背景技术】
[0005]在半导体制造工业中，在半导体晶圆上制造集成电路涉及多个步骤，其中，在形成在晶圆上的光敏抗蚀剂(即，光刻胶)的膜中形成图案。通过光刻胶膜中的形成的图案以及空白区域，可以实施诸如注入杂质、氧化、蚀刻以及金属化的后续处理操作。一旦在半导体晶圆上完全形成集成电路，接下来就将晶圆组装成封装件。
[0006]在CMOS工艺中，通常通过提供有源区来形成晶体管，该有源区具有位于衬底中的掺杂源极区/漏极区、位于衬底上方的栅极绝缘层以及位于栅极绝缘层上方的栅电极。接触件(例如，钨)通过具有多个水平导电图案层(一般被称为M1、M2等)以及在多个金属间介电层内所形成的垂直通孔层的导电互连结构来连接源极区/漏极区与栅电极。
[0007]可以在具有矩形图案的元件库中定义集成电路的标准单元结构，其中，相邻的多晶硅导体之间的多晶硅间距具有固定的宽度和/或高度。逻辑单元的限位框(BB)是密封所有几何尺寸的该单元的最小矩形。通常由阱层确定单元BB。单元连接器或端子(逻辑连接器)设置在单元邻接框(AB)上。物理连接器(连接导线的金属片)通常与邻接框稍微重叠以确保连接而没有在两条导线的端部之间保持微小的空间。构建标准单元，使得他们都能够通过单元AB接触(两个单元邻接)被设置为水平地相互紧接。
[0008]在标准单元布局中，标准单元(例如，明确的D型触发器)可以具有一些通用部件。那些部件中的一些可以包括在与垂直(M2)导线间距相等的布线网格上位于M2单元的顶部和底部上的连接器。这是用于两级金属工艺的双入口单元。设计用于三级金属工艺的标准单元在单元的中心具有连接器。晶体管的尺寸可以变化以优化区域和性能，但它们被配置为维持固定比率以平衡上升时间和下降时间。在元件库中定义的单元高度与预定义的水平(MD导线间距具有相同高度。该高度接近于能够容纳元件库中的最复杂单元的最小高度。电源线可以被设置在顶部和底部，以维持单元内部的特定宽度并与相邻单元中的电源线邻接。阱接触件(衬底连接器)以固定间隔设置在单元内部。附加阱接触件可以被设置在单元之间的间隔件中。大部分通用的标准单元都使用Ml的电源轨、Ml的内部连接，并且除了单元连接器以外，尽可能避免使用M2。
[0009]当元件库开发者创建栅极阵列、标准单元或数据通路元件库时，在使用导致高速性能的大单元的广泛的高驱动晶体管和使用导致消耗较低功率的小单元的较小晶体管之间存在折中。例如，具有大单元的性能优化元件库可以用于在高性能工作站中的ASIC。面积优化元件库可以用于电池供电的便携式计算机的ASIC中。
【发明内容】
[0010]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路，包括:半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由介于所述标准单元结构的相邻栅电极线之间的金属形成。
[0011]在该集成电路中，所述集成电路是跨电源域中的器件充电模型(CMD)静电放电(ESD)保护电路。
[0012]在该集成电路中，所述CMD ESD保护电路包括所述电阻器和栅极接地NMOSCggNMOS )电路。
[0013]在该集成电路中，所述CMD ESD保护电路被布直和构建成具有相互邻接的相邻标准单元。
[0014]在该集成电路中，所述CMD ESD保护电路连接在第一域的第一反相器电路和第二域的第二反相器电路之间。
[0015]在该集成电路中，所述电阻器的值为200欧姆。
[0016]在该集成电路中，所述电阻器的值为100欧姆。
[0017]在该集成电路中，所述电阻器的值为50欧姆。
[0018]在该集成电路中，使用所述金属的所述电阻器是主要由钨制成的静电耗散电阻器，并且所述栅电极线由高K金属栅极制成。
[0019]根据本发明的另一方面，提供了一种制造集成电路的方法，所述方法包括:形成以栅电极间距间隔开的多条栅电极线以形成核心标准单元器件；在相邻栅电极线之间至少施加第一金属层以形成电阻器的一部分；以及至少施加与所述第一金属层连接的第二金属层以形成所述电阻器的另一部分。
[0020]所述方法进一步包括:施加金属以将第一电源域的电路连接至所述电阻器的输入端。
[0021]在该方法中，所述核心标准单元器件包括栅极接地NMOS器件。
[0022]所述方法进一步包括:施加金属以将所述电阻器的输出端连接至所述栅极接地NMOS器件。
[0023]所述方法进一步包括:施加金属以将所述电阻器的输出端连接至第二电源域的电路。
[0024]所述核心标准单元器件和所述电阻器在跨电源域中形成器件充电模型(CMD )静电放电(ESD)保护电路。
[0025]所述方法进一步包括:通过多层衬底中的至少第一通孔、第二通孔和第三通孔至少施加第三金属层，以形成所述CDM ESD保护电路的输入端和所述CDM ESD保护电路的输出端之间的连接。
[0026]在该方法中，所述核心标准单元器件包括栅极接地NMOS器件，并且所述方法进一步包括:通过所述第三通孔将所述第三金属层连接至氧化物层，以形成所述栅极接地NMOS器件的MOS漏极。
[0027]在该方法中，所述CDM ESD保护电路被布置和构建成在所述标准单元器件的相邻单元之间没有禁用区。
[0028]根据本发明的又一方面，提供了一种用于跨域标准单元的器件充电模型(CMD)静电放电(ESD)保护电路，包括:栅极接地NMOS器件；以及电阻器，与所述栅极接地NMOS器件连接，所述电阻器由包含所述栅极接地NMOS器件和所述电阻器的标准单元结构的相邻多晶硅线之间的一个或多个金属层形成。
[0029]在该CDM ESD保护电路中，所述CDM ESD保护电路被布置和构建成在所述标准单元结构的相邻单元之间没有禁用区。
【专利附图】
【附图说明】
[0030]当结合附图进行阅读时，根据以下详细描述可以更好地理解本实施例。应该强调的是，根据标准实践，附图的各种部件没有按比例绘制。相反，为了清楚起见，各种部件的尺寸可以被任意增加或减少。旨在结合与被认为是整个书面描述的一部分的附图阅读示例性实施例的该描述。在描述中，空间相对位置的术语，诸如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为指的是如稍后描述的或如所讨论的附图中所示的定向。这些空间相对位置的术语是为了描述方便，并不要求以特定定向构建或操作器件或结构。除非另有明确说明，否则关于连接、耦合等的术语(例如“连接”和“互连”)指的是关系，其中，结构直接地相互固定或附接或通过中间结构间接地相互固定或附接，以及可移动的或刚性的附接或关系。在整个说明书和全部附图中，类似的参考标号表示类似的部件。
[0031]图1是示出在整个集成电路的不同电源域之间所使用的静电耗散器件的电路图；
[0032]图2是传统的充电器件模式单元保护电路的俯视图；
[0033]图3是根据实施例具有成形电阻器(formed resistor)的标准单元布局；
[0034]图4是图3的等效电路；
[0035]图5将现有电路布局和根据实施例具有成形电阻的标准单元布局的尺寸进行比较；
[0036]图6示出了根据实施例具有成形电阻的标准单元布局的一部分的3维视图；
[0037]图7示出了根据实施例的具有成形电阻的标准单元布局的截面的3维视图；
[0038]图8示出了根据实施例连接ESD单元的输入端和ESD单元的输出端的工艺流程；
[0039]图9示出了图7的一部分的截面图；
[0040]图10是示出根据实施例具有成形电阻的标准单元的固定垂直和水平多晶硅间距；
[0041]图11是示出根据本发明制造集成电路的方法的流程图；
[0042]图12示出了图11的流程图的前两个步骤；
[0043]图13示出了图11的流程图的第三个步骤；
[0044]图14示出了图11的流程图的第四个步骤和第五个步骤；以及
[0045]图15示出了图11的流程图的第六个步骤。【具体实施方式】
[0046]本发明的一个方面提供了集成电路，该集成电路包括具有固定多晶硅间距的标准单元结构以及由在标准单元结构的相邻栅电极线之间的固定栅电极间距内的金属所形成的电阻器。集成电路可以是在跨电源域(cross power domain)中的器件充电模型(CDM)静电放电(ESD)保护电路。CDM ESD保护电路可以包括电阻器和栅极接地NMOS (ggNMOS)电路。CDM ESD保护电路可以以相邻标准单元相互邻接方式进行布置和构建或以在标准单元结构的相邻单元之间没有禁用区的方式进行布置和构建。本发明的另一个方面包括制造上述集成电路的各种方法。尽管图3和图4以及图6至图14中的图解示出了多个实施例，但应该理解，这仅为示例性的。
[0047]图1示出了根据本发明的各个实施例位于跨电源域中的CDM ESD保护电路106，其中，对于整个电路单元100来说,在第一域“a”中,第一反相器(inverter) 102通过第一供电水平工作，而在第二域“b”中，第二反相器104通过第二供电水平工作。通过提供局部放电通路，CDM ESD保护电路106用于保护接收电路(104)。
[0048]参考图2，示出了实现具有200欧姆电阻器210和ggNMOS电路208的CDM单元200。用于这种设计中的氮化钛(TiN)电阻器(或OD电阻器)通常涉及具有更大外部尺寸的额外掩模，并且遵循最大快速恢复效率的ESD指导原则(guideline)的ggNMOS电路布局的外部尺寸宽度大于2um。由于该布局未遵循某些隔离规则并且金属导线不适用于标准单元，所以该布局不适用于实现标准单元。如图所示，CDM单元栅电极或多晶硅间距具有约3umX5um的单元布局尺寸。此外，如图所示，在标准单元和CDM单元之间具有“禁用(ke印out)”区。“禁用”区不能用于电路，并且降低了布局的空间利用率。
[0049]参考图3，标准单元布局300具有其中形成的金属电阻器310以及ggNMOS电路308。ggNMOS电路布局遵照标准单元双倍高度形状系数。电阻器310由第一金属层(M0)312形成并且进一步由与第一金属层312连接的第二金属层(MP)314形成。可以形成在通常由多晶硅制成的栅电极层316的相邻线路之间的间距内的电阻器的第一金属层312。然而，注意，本文中的实施例不限于栅电极的特定材料。例如，在设置在衬底的有源区之上的绝缘层上方形成栅电极。在一些实施例中，ggNMOS电路308的绝缘层可以是在同一衬底上形成栅极绝缘层的同一层。在一些实施例中，绝缘层可以包括:诸如(但不限于)铪基氧化物、铪基氧氮化物或铪硅氮氧化物的高k电介质、硅酸铪、硅酸锆、二氧化铪以及二氧化锆。高k介电层可以包括二元或三元高 k 膜，诸如 HfO、LaO、A10、ZrO, TiO、Ta2O5, Y2O3, ST0、ΒΤ0、BaZrO,HfZr0、HfLa0、HfTa0、HfTi0、它们的组合或者其他合适的材料。可选地，高k介电层可以包括诸如HfSiO、LaSiO, AlSiO或它们的组合的硅酸盐。可以使用原子层沉积来沉积绝缘层。在没有使用高k金属栅极工艺的其他实施例中，本文中所述的结构和技术可以用于采用氧化硅栅极绝缘层(如前文所述的，诸如多晶硅)的工艺中。注意，虽然在本文中术语“栅电极层”可以与“多晶硅”或“多晶硅层”互换地使用，但是后者仅用作可以在许多实施例中使用的材料类型的示例。
[0050]现在，可以在具有标准固定多晶硅间距间隔和典型的浅沟槽隔离结构311的约3.7umX 1.2um单元布局上形成这种布局(用于200欧姆电阻器和ggNMOS电路)。可以在约
3.3umX 1.2um单元布局上形成100欧姆电阻器以及可以在约3.1umX 1.2um单元布局上形成50欧姆电阻器。此外，这种单元布置的占位面积允许这种布局是标准单元邻接兼容的。换句话说，在相邻栅电极线或多晶硅线之间形成电阻器能够使CDM ESD单元充分小以避免在其中包含CDM ESD单元结构的标准单元之间使用“禁用区”。图4示出了具有电阻器410和ggNM0S408电路的CDM ESD单元布局300的等效电路400。图5示出了非标准单元邻接兼容的结构200和标准单元兼容的标准单元结构300之间的尺寸比较。此外，应该注意，标准单元结构300表示与结构200相比面积减少75%。
[0051]参考图6，CDM ESD标准单元布局300的一部分的3维表示法600更清楚地示出了用于在相邻多晶硅线之间的多晶硅间距(多晶硅与多晶硅之间的空间)内形成电阻器的各种层。图7和图8进一步示出了 CDM ESD单元布局300的各个部分的互连。如上所述以及图6进一步示出的，电阻器可以至少由第一金属层(M00D1) 312形成，该电阻器可以包括另一金属层(M00D2) 613。应该在多晶娃层(PO) 316的相邻多晶娃线之间形成金属层312和金属层613。如图所示，至少又一金属层(M0P0)314可以用作电阻器的部分以互连多晶硅线之间的金属层(312和/或613)。形成晶体管的漏极的部分可以包括氧化物层604。灰色部分表示浅沟槽隔离结构311。图7进一步示出了另一种3维表示法700，其中，另一金属层(Ml) 702主要用作CDM ESD单元布局300的元件之间的互连件。如图所示，金属层702使用通孔704连接电阻器与ggNMOS电路的MOS漏极并且进一步使用金属层702和通孔704形成连接在包含相似电路或其他电路的单元之间的端口(图8的端口 A和端口 B)。
[0052]参考图8，示出了由CDM ESD单元布局300或电路400的端口 A和端口 B形成物理材料连接的工艺800。如图所示，形成端口 A的金属层802 (Ml)通过通孔804连接至电阻器810。可以使用金属层组合形成电阻器810。根据期望的阻抗等级，在步骤806处使用金属层613和金属层312 (M00D2/M00D1)的金属化组合，以及在步骤807处使用金属层314(MOPO)的进一步迭代组合。在步骤807处设置最终层之后，在步骤808处施加另一金属化层(613或312或二者)。通过在812、816和817处所形成的连接电阻器和ggNMOS电路的成形通孔使用金属化层702 (Ml)，来将电阻器810与(ggNMOS电路的)M0S漏极820的层818连接。电阻器810与MOS漏极820的层818的另一连接使用817将电阻器与ggNMOS电路连接。
[0053]图9示出了图7的CDM ESD单元布局300的一部分的截面图。如上所述，金属层(MD 702主要用作CDM ESD单元布局300的元件之间的互连，但该截面图旨在关注在标准单元结构的相邻多晶硅线316之间由在固定多晶硅间距(这里用“w”表示)内的金属层312、金属层613以及金属层314所形成的电阻器。由金属所形成的电阻器有效地使用标准单元结构在相邻多晶硅线316之间的约束范围内并且介于衬底(STI311/氧化物限定层604)和Ml金属层702之间的可用面积。金属层702进一步使用通孔704连接电阻器和ggNMOS电路的MOS漏极并且进一步使用金属层702和通孔704以形成端口。
[0054]如图9所示，在与栅电极316相同的层中形成接触部件M0_0D1312。接触部件M0_0D1312直接接触衬底604。接触部件M0-0D1312可以是使用光刻图案化的被溅射或被蒸镀的金属焊盘，以提供低阻抗以及性能稳定性和可靠性。对于硅衬底，接触部件312的合适的接触件材料的示例包括 W、Al、Al-S1、TiSi2' TiN, MoSi2' PtS1、CoSi2' WSi20
[0055]在一些实施例中，在接触部件M0_0D1312上形成第二接触部件M0_0D2613。在一些实施例中，在M0-0D2层中的第二接触部件613由与在M0_0D1层中的第一接触部件相同的材料制成。在一些实施例中，使用镶嵌工艺由铜制成在M0_0D2层中的第二接触部件613。在其他实施例中，在单个步骤中，接触部件312和接触部件613都由诸如W、Al、Al-S1、TiSi2、TiN、MoSi2' PtS1、CoSi2' WSi2 的材料制成。
[0056]提供电阻器层314 (Μ0_Ρ0)，其具有直接位于栅电极316上的第一部分。电阻器314位于接触平面处的MOPO层中，以与栅电极316邻接。电阻器层314也位于与接触件M0_0D2的顶部部件613相同的层中，并且与接触件613邻接。
[0057]在接触件层613 (M0_0D2)和电阻器层314 (Μ0_Ρ0)上方形成VIAO层。VIAO塞704可能是包括主要成分为钨或铜的复合物。
[0058]因此，如图6、图7以及图9所示，在前道工序(FEOL)层内形成ESD保护器件的ggNMOS的电阻器。在一些实施例中，在M0_0D1、M0_0D2以及Μ0_Ρ0接触件层中形成电阻器，以直接接触衬底604，或者位于直接在栅电极(多晶硅)层上方的接触件层中。因为不必在金属层M1、M2、M3等的任一个金属层中形成电阻器，所以这允许一个非常紧凑的结构。
[0059]参考图10，多晶硅间距表示法1000示出了在CDM ESD标准单元布局上形成的多晶硅316的各个部分的垂直多晶硅间距1002以及水平多晶硅间距1004。多晶硅(或栅电极)层中的线间距固定为在垂直方向上的某一距离和在水平方向上的某一距离。如上所述，由金属(诸如，钨合金)形成的电阻器能够得到在标准单元多晶硅间距内形成和实现的电阻器结构。此外，可以实现CDM ESD标准单元布局而没有位于标准单元之间的禁用区。禁用区将会创建较大且不必要的电路布局的占位面积。
[0060]参考图11，示出了制造诸如使用CDM ESD标准单元布局300实现的电路的集成电路的方法1100。方法可以包括:在1102处，限定多晶硅间距以形成核心标准单元器件(如ggNMOS器件)；在1104处，在相邻多晶硅线之间至少施加第一金属层以形成电阻器的一部分；以及在1106处，施加至少与第一金属层连接的第二金属层以形成电阻器的另一部分。方法1100可以进一步包括:在1108处，施加金属以连接第一电源域的电路和电阻器的输入端；在1110处，施加金属以连接电阻器的输出端和栅极接地NMOS器件；以及在1112处，施加金属以连接电阻器的输出端和第二电源域的(接收器)电路。注意，核心标准单元器件和电阻器在跨电源域中形成CDS ESD保护电路。进一步参考图8，方法1100可以进一步包括至少施加第三金属层(Ml)以通过多层衬底中的至少第一通孔、第二通孔和第三通孔(804,812和816)来形成⑶S ESD保护电路的输入端和⑶S ESD保护电路的输出端之间的连接。如果核心标准单元器件包括栅极接地NMOS器件，则方法可以进一步包括通过第三通孔(816)连接第三金属层(Ml)和氧化物层818，以形成栅极接地NMOS器件308的MOS漏极820。如上所述，CDS ESD保护电路可以被布置和构建为能够将相邻标准单元互相邻接，而在核心标准单元器件的相邻单元之间没有禁用区。
[0061]图12至图14提供图11的方法1100中的各个步骤的具体细节。在图12中，⑶SESD保护电路布局300的区域A/1102表示步骤1102，该步骤限定多晶硅(316)间距以形成诸如ggNMOS器件的核心器件。区域B/1104表示步骤1104，该步骤在多晶硅线(或“多晶硅与多晶硅”之间的空间)之间施加或夹置金属(312/613)以形成电阻器或电阻器的一部分。在步骤1104期间所施加的金属也可以被称为MD金属层。参考图13，⑶S ESD保护电路布局300的区域C/1106表示步骤1106，该步骤使用金属(314)连接在先前步骤1104中所形成的金属电阻器的部分。在步骤1106期间所施加的金属也可以被称为MP金属层。
[0062]参考图14，⑶S ESD保护电路布局300的区域D/1108表示步骤1108，其中，金属层连接从另一个电源域至金属电阻器的输入端的信号。区域E/1110表示步骤1110，该步骤在电阻器的输出端和ESD器件(栅极接地NMOS)之间形成连接件。最后，参考图15，⑶SESD保护电路布局300的区域F/1112表示步骤1112，该步骤将电阻器的输出端与接收电阻器的输出端的电路连接。在这个具体示例中，如图所示，电阻器输出端是在域b中的反相器电路的栅极输入端。
[0063]本发明提供了一种集成电路，该集成电路包括具有固定多晶硅间距的标准单元结构以及在标准单元的栅电极层的固定线之间或在一个特定实施例中的标准单元结构的多晶硅线之间由金属形成的电阻器。集成电路可以是在跨电源域中的器件充电模式(CMD)静电放电(ESD)保护电路。CDM ESD保护电路可以包括电阻器和栅极接地NMOS (ggNMOS)电路。CDM ESD保护电路可以被布置和构建为在相邻标准单元结构的相邻单元之间没有禁用区。CDM ESD保护电路可以连接在第一域的第一反相器电路和第二域的第二反相器电路之间。在多个实施例中，电阻器的值可以是50欧姆、100欧姆或200欧姆。注意，用于电阻器的金属可以是主要由钨制成的静电耗散电阻器。
[0064]另一个方面，本发明提供了制造集成电路的方法，其中，限定多晶硅间距以形成核心标准单元器件(例如，其可以是栅极接地NMOS器件)、在栅电极层线之间的空间内至少施加一个第一金属层以形成电阻器的一部分以及施加至少与第一金属层连接的第二金属层以形成电阻器的另一部分。核心标准单元器件和电阻器可以在跨电源域中形成器件充电模式(CMD)静电放电(ESD)保护电路。方法可以进一步包括施加金属以连接第一电源域的电路和电阻器的输入端。方法可以进一步包括施加金属以连接电阻器的输出端和栅极接地NMOS器件以及施加金属以连接电阻器的输出端和第二电源域的电路。方法可以进一步包括至少施加第三金属层以通过多层衬底中的至少第一通孔、第二通孔以及第三通孔来形成介于CMDESD保护电路的输入端和CMD ESD保护电路的输出端之间的连接。方法也可以包括通过第三通孔连接第三金属层与氧化物层，从而形成栅极接地NMOS器件的MOS漏极。
[0065]另一个方面，本实施例为跨域标准单元提供器件充电模式(CMD)静电放电(ESD)保护电路，该跨域标准单元包括栅极接地NMOS器件和与栅极接地NMOS器件耦合的电阻器，电阻器由位于包含栅极接地NMOS器件和电阻器的标准单元结构的栅电极层线之间的固定空间内的一个或多个金属层形成。CDS ESD保护电路可以被布置和构建成具有相互邻接的相邻标准单元，而在标准单元结构的相邻单元之间没有禁用区。
[0066]以上仅示出了某些示例的原理。因此，应该理解，虽然本文中没有明确地描述或示出，但是本领域技术人员应该能够设计出实现本发明的原理并包括在其主旨和范围内的各种布置。此外，本文中列举的所有示例和条件语言主要旨在明确仅用于教导的目的，以帮助读者理解该原理和
【发明者】贡献推进本技术的概念，并且应被解释为不限于这些具体列举的示例和条件。此外，本文中列举的原理、方面和实施例，以及它们的具体的示例的所有陈述都旨在包含它们的结构和功能等效。此外，这些等同物旨在包括当前公知的等同物和将来开发的等同物，即，不管结构怎样，开发的实施相同功能的任意元件。
[0067]旨在结合被认为是整个书面描述的一部分的附图阅读示例性实施例的该描述。在描述中，除非另有明确说明，否则诸如“连接”和“互连”的关于附接、连接等的相对术语指的是关系，其中，结构相互直接固定或附接或者通过中间结构相互间接地固定或附接，以及可移动的或刚性的附接或关系。[0068]尽管已经根据示例性实施例描述了本主题，但本发明不限于该主题。相反，所附权利要求应该被广义地解释为包括在不背离本发明的等效范围的情况下由本领域技术人员做出的其他变型例和实施例。
【权利要求】
1.一种集成电路，包括: 半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及 电阻器，由介于所述标准单元结构的相邻栅电极线之间的金属形成。
2.根据权利要求1所述的集成电路，其中，所述集成电路是跨电源域中的器件充电模型(CMD )静电放电(ESD )保护电路。
3.根据权利要求2所述的集成电路，其中，所述CMDESD保护电路包括所述电阻器和栅极接地NMOS CggNMOS)电路。
4.根据权利要求2所述的集成电路，其中，所述CMDESD保护电路被布置和构建成具有相互邻接的相邻标准单元。
5.根据权利要求2所述的集成电路，其中，所述CMDESD保护电路连接在第一域的第一反相器电路和第二域的第二反相器电路之间。
6.根据权利要求1所述的集成电路，其中，所述电阻器的值为200欧姆。
7.根据权利要求1所述的集成电路，其中，所述电阻器的值为100欧姆。
8.根据权利要求1所述的集成电路，其中，所述电阻器的值为50欧姆。
9.一种制造集成电路的方法，所述方法包括: 形成以栅电极间距间隔开的多条栅电极线以形成核心标准单元器件； 在相邻栅电极线之间至少施加第一金属层以形成电阻器的一部分；以及 至少施加与所述第一金属层连接的第二金属层以形成所述电阻器的另一部分。
10.一种用于跨域标准单元的器件充电模型(CMD)静电放电(ESD)保护电路，包括: 栅极接地NMOS器件；以及 电阻器，与所述栅极接地NMOS器件连接，所述电阻器由包含所述栅极接地NMOS器件和所述电阻器的标准单元结构的相邻多晶硅线之间的一个或多个金属层形成。
【文档编号】H01L21/02GK103972227SQ201310456049
【公开日】2014年8月6日 申请日期:2013年9月29日 优先权日:2013年1月31日
【发明者】马威宇, 陈柏廷, 陈庭榆, 陈国基, 田丽钧 申请人:台湾积体电路制造股份有限公司