横向双扩散金属氧化物半导体装置及其制造方法
【专利摘要】一种横向双扩散金属氧化物半导体装置及其制造方法，其中，所述横向双扩散金属氧化物半导体装置包括：半导体基板，具有相对的一第一表面与一第二表面；井区，位于该半导体基板的一部内；栅极结构，位于该半导体基板的一部上；第一掺杂区，位于邻近该栅极结构的一第一侧的该井区层的一部内；一第二掺杂区，位于该栅极结构的一第二侧的该井区的一部内；第三掺杂区，位于该第一掺杂区的一部内；一第四掺杂区，位于该第二掺杂区的一部内；第一沟槽，位于该第三掺杂区、该第一掺杂区、该井区与该半导体基板的一部中；导电接触物，位于该第一沟槽内；第二沟槽，位于邻近该半导体基板的该第二表面的一部中；第一导电层，位于该第二沟槽内；以及第二导电层，位于该半导体基板的该第二表面以及该第一导电层上。
【专利说明】 横向双扩散金属氧化物半导体装置及其制造方法
【技术领域】
[0001]本发明是关于集成电路装置，且特别是关于一种横向双扩散金属氧化物半导体装置(Lateral double diffused metal oxide semiconductor device)及其制造方法。
【背景技术】
[0002]近年来，由于行动通信装置、个人通信装置等通信装置的快速发展，包括如手机、基地台等无线通信产品已都呈现大幅度的成长。于无线通信产品当中，常采用横向双扩散金属氧化物半导体(LDMOS)装置的高电压元件以作为射频(900MHZ-2.4GHz)电路相关的元件。
[0003]横向双扩散金属氧化物半导体装置不仅具有高操作频宽，同时由于可以承受较高崩溃电压而具有高输出功率，因而适用于作为无线通信产品的功率放大器的使用。另夕卜，由于横向双扩散金属氧化物半导体(LDMOS)装置可利用传统互补型金属氧化物半导体(CMOS)工艺技术所形成，故其制作技术方面较为成熟且可采用成本较为便宜的硅基板所制成。
[0004]请参照图1，显示了可应用于射频电路元件中的一种传统N型横向双扩散金属氧化物半导体(N type LDM0S)装置的一剖面示意图。如图1所示，N型横向双扩散金属氧化物半导体装置主要包括一 P+型半导体基板100、形成于P+型半导体基板100上的一 P-型外延半导体层102、以及形成于P-型外延半导体层102的一部上的一栅极结构G。于栅极结构G的下方及其左侧下方的P-型外延半导体层102的一部内则设置有一 P-型掺杂区104，而于栅极结构G的右侧下方邻近于P-型掺杂区104的P-外延半导体层102的一部内则设置有一 N-型漂移区(drift reg1n) 106。于P型掺杂区104的一部内设置有一 P+型掺杂区130与一 N+型掺杂区110，而P+型掺杂区130部分接触了 N+型掺杂区110的一部，以分别作为此N型横向双扩散金属氧化物半导体装置的一接触区(P+型掺杂区130)与一源极(N+型掺杂区110)之用，而于邻近N-型漂移区106右侧的P-外延半导体层102的一部内则设置有另一 N+型掺杂区108，以作为此N型横向双扩散金属氧化物半导体装置的一漏极之用。此外，于栅极结构G之上形成有一绝缘层112，其覆盖了栅极结构G的侧壁与顶面，以及部分覆盖了邻近栅极结构G的N+型掺杂区108与110。再者，N型横向双扩散金属氧化物半导体装置更设置有一 P+型掺杂区120，其大体位于N+型掺杂区110与其下方P-型掺杂区104的一部下方的P-型外延半导体层102之内，此P+型掺杂区120则实体地连接了P-型掺杂区104与P+半导体基板100。
[0005]基于P+型掺杂区120的形成，于如图1所示的N型横向双扩散金属氧化物半导体装置操作时可使得一电流(未显示)自其漏极端(N+掺杂区108)横向地流经栅极结构G下方的通道(未显示)并朝向源极端(N+掺杂区110)流动，并接着经由P-型掺杂区104与P+掺杂区120的导引而抵达P+型半导体基板100处，如此可避免造成相邻电路元件之间的电感I禹合(inductor coupling)及串音(cross talk)等不期望问题的发生。然而,此P+掺杂区120的形成需要高浓度、高剂量的离子注入(未显示)的实施以及如高于900°C的一较高温度的热扩散工艺的处理，且栅极结构G与N+掺杂区110的左侧之间须保持一既定距离Dl，以确保N型横向双扩散金属氧化物半导体装置的表现。如此，上述P+型掺杂区120的制作及栅极结构G与N+掺杂区110之间所保持的既定距离Dl将相对地增加了此N型横向双扩散金属氧化物半导体装置的导通电阻(Ron)以及此N型横向双扩散金属氧化物半导体装置的元件尺寸，进而不利于N型横向双扩散金属氧化物半导体装置的制造成本与元件尺寸的更为减少。
【发明内容】
[0006]有鉴于此，便需要较为改善的一种横向双扩散金属氧化物半导体装置及其制造方法，以产少横向双扩散金属氧化物半导体装置的制造成本与元件尺寸。
[0007]依据一实施例，本发明提供了一种横向双扩散金属氧化物半导体装置，包括:一半导体基板，具有相对的一第一表面与一第二表面以及一第一导电类型；一井区，位于该半导体基板的一部内，邻近该第一表面且具有该第一导电类型；一栅极结构，位于该半导体基板的该第一表面的一部上；一第一掺杂区，位于邻近该栅极结构的一第一侧的该井区层的一部内，具有该第一导电类型；一第二掺杂区，位于相对该栅极结构的该第一侧的一第二侧的该井区的一部内，具有相反于该第一导电类型的一第二导电类型；一第三掺杂区，位于该第一掺杂区的一部内，具有该第二导电类型；一第四掺杂区，位于该第二掺杂区的一部内，具有该第二导电类型；一第一沟槽，位于该第三掺杂区、该第一掺杂区、该井区与该半导体基板的一部中；一导电接触物，位于该第一沟槽内；一第二沟槽，位于邻近该半导体基板的该第二表面的一部中，其中该第二沟槽露出该导电接触物的一部；一第一导电层，位于该第二沟槽内并接触该导电接触物；以及一第二导电层，位于该半导体基板的该第二表面以及该第一导电层上。
[0008]依据另一实施例，本发明提供了一种横向双扩散金属氧化物半导体装置的制造方法，包括:提供一半导体基板，该半导体基板具有相对的一第一表面与一第二表面且具有一第一导电类型；施行一离子注入工艺，于邻近该第一表面的该半导体基板的一部内形成一井区，具有该第一导电类型；形成一栅极结构于该井区的一部上；形成一第一掺杂区于邻近该栅极结构的一第一侧的该井区的一部内，具有该第一导电类型；形成一第二掺杂区于相对该栅极结构的该第一侧的一第二侧的该井区的一部内，具有相反于该第一导电类型的一第二导电类型；形成一第三掺杂区于该第一掺杂区的一部内，具有该第二导电类型；形成一第四掺杂区于该第二掺杂区的一部内，具有该第二导电类型；形成一第一沟槽于该第三掺杂区、该第一掺杂区、该井区及该半导体基板的一部中；形成一导电接触物于该第一沟槽内；自该半导体基板的该第二表面以薄化该半导体基板；于薄化该半导体基板之后，形成一第二沟槽于邻近该半导体基板的该第二表面的一部内并露出该导电接触物的一部；形成一第一导电层于该第二沟槽内；以及形成一第二导电层于该半导体基板的该第二表面与该第一导电层上。
[0009]通过本发明的横向双扩散金属氧化物半导体装置及其制造方法，实现了降低横向双扩散金属氧化物半导体装置的制造成本与元件尺寸，且有助于降低N型横向双扩散金属氧化物半导体装置的导通电阻。
[0010]为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。
【专利附图】
【附图说明】
[0011]图1为一剖面示意图，显示了现有的一种横向双扩散金属氧化物半导体装置。
[0012]图2至图6为一系列剖面不意图，显不了为依据本发明的一实施例的一种横向双扩散金属氧化物半导体装置的制造方法。
[0013]附图标号说明:
[0014]100?半导体基板
[0015]102?P-型外延半导体层
[0016]104?P-型掺杂区
[0017]106?N-型漂移区
[0018]108?N+型掺杂区
[0019]110?N+型掺杂区
[0020]112?绝缘层
[0021]120?P+型掺杂区
[0022]200?半导体基板
[0023]200’?经薄化的半导体基板
[0024]202?牺牲层
[0025]204?离子注入程序
[0026]206?掺杂区
[0027]208?井区
[0028]210?栅介电层
[0029]212?栅电极层
[0030]214?硬掩膜层
[0031]216?掺杂区
[0032]218?掺杂区
[0033]220?掺杂区
[0034]222?掺杂区
[0035]224?绝缘层
[0036]226 ?开口
[0037]228、236、242 ?沟槽
[0038]230、232、238、240、244、246 ?导电层
[0039]234?介电层
[0040]G?栅极结构
[0041]H?深度
[0042]A、B、B’ ?表面
[0043]Dl?距离
[0044]D2?距离
[0045]X?距离
【具体实施方式】
[0046]请参照图2至图6的剖面示意图，显示了为依据本发明的一实施例的适用于射频电路元件的一种横向双扩散金属氧化物半导体装置的制造方法。
[0047]请参照图2，首先提供如硅基板的一半导体基板200。于一实施例中，半导体基板200具有如P型导电类型的一第一导电类型以及介于5欧姆-公分(Ω -cm) -15欧姆-公分(Ω-cm)的电阻率(resistivity)。半导体基板200具有相对的两个表面A与B。接着,于半导体基板200的表面A之上形成一牺牲层202。于一实施例中，牺牲层202包括如二氧化硅的材料，且可采用如热氧化工艺的一沉积工艺(未显示)所形成。接着，针对半导体基板200施行一离子注入程序204，以注入第一导电类型的掺质穿透牺牲层202至半导体基板200的一部内，进而形成了一掺杂区206。于一实施例中，离子注入程序204中所注入的第一导电类型的掺质例如为P型导电类型的掺质。
[0048]请参照图3，接着施行一热工艺(未显示)，以扩散图2的掺杂区206内的掺质，进而于半导体基板200内形成一井区208。在此，井区208包括第一导电类型的掺质，以及具有如介于0.5欧姆-公分(Ω-cm)-1欧姆-公分(Ω-cm)的一电阻率(resistivity)。于一实施例中，井区208的电阻率低于半导体基板200的电阻率。接着，去除半导体基板200的表面A上的牺牲层202，并接着于半导体基板200的表面A的一部上形成经图案化的一栅极结构G,此栅极结构G主要包括依序形成于半导体基板200的一部上的一栅介电层210、一栅电极层212以及一硬掩膜层214。栅极结构G内的栅介电层210、栅电极层212与硬掩膜层214可采用传统栅极工艺与相关材料所制成，故在此不再详细描述其制作情形。接着采用数个适当掩膜(未显示)以及数道离子注入工艺(未显示)的施行，以分别于如栅极结构G的左侧的一侧的半导体基板200内形成一掺杂区216，以及于如栅极结构G的右侧的一相对侧的半导体基板200的一部内形成另一掺杂区218。于一实施例中，掺杂区216具有如P型导电类型的第一导电类型，而掺杂区218则具有如相反于P型导电类型的N型导电类型的一第二导电类型，且形成掺杂区216与218所使用的离子注入工艺可为斜角度的离子注入工艺。接着采用另一适当注入掩膜(未显示)以及一离子注入工艺(未显示)的使用，以分别于栅极结构G的相对侧的掺杂区216与掺杂区218的一部内分别形成一掺杂区220与一掺杂区222，并接着通过一热扩散工艺(未显示)的实施，进而得到如图3内所示的设置情形。于一实施例中，形成于掺杂区216的一部内的掺杂区220以及形成于掺杂区218的一部内的掺杂区222分别具有如N型导电类型的第二导电类型，且形成掺杂区220与222的离子注入工艺可为垂直于外延半导体层210表面的离子注入。于一实施例中，掺杂区218作为一漂移区(drift-reg1n)之用，而掺杂区220与222则分别作为一源极/漏极区之用。
[0049]请参照图4，接着于半导体基板200的表面A上形成一绝缘层224，绝缘层228则顺应地覆盖了半导体基板200的表面A以及其上栅极结构G的数个侧壁与顶面。接着使用一图案化工艺(未显不)，以于绝缘层224的一部内形成了一开口 226。如图4所不,开口226露出了掺杂区220的一部，而此时半导体基板200的其余部分及栅极结构G的表面则仍为绝缘层224所覆盖。于一实施例中，绝缘层224可包括例如二氧化娃、氮化娃的绝缘材料，且可通过例如化学汽相沉积法的方法所形成。接着采用绝缘层224作为蚀刻掩膜，施行一蚀刻工艺(未显示)，以于为开口 226所露出的半导体基板200内形成了一沟槽228。沟槽228具有一深度H，其主要穿透了掺杂区220、掺杂区216、井区228以及半导体基板200的一部。接着依序沉积一导电层230与另一导电层232，其中导电层230顺应地形成于绝缘层224的表面上以及为沟槽224所露出的半导体基板200的底面与侧壁之上，而导电层232则形成于导电层230的表面上并填满了沟槽228。接着通过适当的图案化掩膜层(未显示)以及图案化工艺(未显示)的实施，以图案化此些导电层230与232。如图4所示，导电层230与232形成于邻近沟槽228的绝缘层224上且延伸于沟槽228的底面与侧壁上，藉以覆盖为沟槽228所露出的井区208、掺杂区216与220的表面，且导电层230与232亦覆盖于栅极结构G上以及邻近栅极结构G的掺杂区222的一部，但导电层230与232并未覆盖掺杂区222。形成于沟槽228内的导电层240与导电层232的部分可作为一导电接触物之用。于一实施例中，导电层230包括如钛-钛镍合金(T1-TiN)的导电材料，而导电层232则包括如钨的导电材料。
[0050]请参照图5，接着坦覆地沉积如二氧化硅、旋涂玻璃(SOG)的介电材料于导电层230与232之上，并使此介电材料覆盖了导电层232、绝缘层224及栅极结构G，进而形成了具有一大体平坦的表面的介电层234，以作为一层间介电层(ILD)之用。接着通过包括光刻与蚀刻工艺的一图案化工艺(未显不)的实施，于掺杂区222的一部之上的介电层234与绝缘层224的一部内形成一沟槽236，且沟槽236露出了掺杂区218的一部。接着，施行一离子注入工艺(未显示)，并采用适当注入掩膜(mask)的应用，注入具有如N型导电类型的第二导电类型的掺质，进而于掺杂区218的一部内形成一掺杂区222。在此,掺杂区222作为一源极/漏极区之用，且掺杂区222的底面与侧面为掺杂区218所包覆，而掺杂区218具有如N型导电类型的第二导电类型以及介于5 X 111原子/平方公分-5 X 113原子/平方公分的掺质浓度。接着依序沉积一导电层238与一导电层240，其中导电层238顺应地形成于介电层234的表面上以及为沟槽236所露出的侧壁上，而导电层240则形成于导电层238的表面上并填满了沟槽236,形成于沟槽内的导电层238与导电层240的部分作为一导电接触物之用。于一实施例中，导电层238包括如钛-钛镍合金(T1-TiN)的导电材料，而导电层240则包括如钨的导电材料。
[0051]请参照图6，接着使用一握持基板(未显示)以连接于金属层240的表面并将如图5所示的结构倒置，并通过如蚀刻、研磨或其组合的一薄化工艺(未显示)的实施，自半导体基板200的表面B处薄化半导体基板200的一厚度。在此，于薄化工艺实施之后，经薄化的半导体基板200显示为200’，其经薄化的表面B’距位于沟槽228内的导电层230的底面相距一距离X。于一实施例中，此距离X约为50微米至300微米。
[0052]接着通过适当的图案化掩膜层(未显示)以及图案化工艺(未显示)的实施，于经薄化的半导体基板200’的表面B’形成一沟槽242，此沟槽242部分露出了导电层230的底面及部分侧壁。接着施行一沉积工艺(未显不)，以于沟槽242内形成一导电层244。于一实施例中，导电层244包括如钛-钛镍合金(T1-TiN)、钨、铝硅铜、铝铜等导电材料，且可通过如物理汽相沉积(PVD)及化学汽相沉积(CVD)的沉积工艺所形成。所形成的导电层244可经过一平坦化工艺(未显示)，使得导电层244的表面大体与经薄化的半导体基板200’的表面B’共平面。接着施行另一沉积工艺(未显示)，以于导电层244的底面及经薄化的半导体基板200’的表面上形成坦覆的一导电层246。于一实施例中，导电层246包括如钛镍银(T1-N1-Ag)的导电材料，且可通过如物理汽相沉积(PVD)及化学汽相沉积(CVD)的沉积工艺所形成。如此，依据本发明一实施例的横向双扩散金属氧化物半导体装置便大体完成。
[0053]于一实施例中，如图6所示的横向双扩散金属氧化物半导体装置中的栅极结构G以及掺杂区220与222是经过适当电性连接(如通过导电层230、232、238、240)，而其所包括的第一导电类型的多个区域为P型区域，而第二导电类型的多个区域为N型区域，因此所形成的横向双扩散金属氧化物半导体装置为一N型横向双扩散金属氧化物半导体装置，而掺杂区220此时作为一源极区，而掺杂区222此时作为一漏极区之用。于此实施例中，可使得一电流(未显示)自其漏极端(掺杂区222)横向地流经位于掺杂区222与220之间的栅极结构G的下方通道(未显示)并朝向源极端(掺杂区220)流动之后，接着为掺杂区216、导电层230与232以及导电层244的导引而抵达经薄化的半导体基板200’的表面B’之处且为其上的导电层246所逸散，藉以避免造成邻近电路元件之间的电感耦合(inductorcoupling)及串音(cross talk)等不期望问题的发生。于此实施例中，通过形成于沟槽228内的导电层230与232以及埋设于经薄化的半导体基板200’内并接触导电层246的导电层244的形成，便可免除采用高浓度、高剂量的离子注入以形成如图1所示的P+掺杂区120，且亦可使得栅极结构G与沟槽228右侧的掺杂区220的一部保持一既定距离D2，其少于如图1所示的既定距离D1。如此，相较于图1所示的N型横向双扩散金属氧化物半导体装置，如图6所示的横向双扩散金属氧化物半导体装置于作为N型横向双扩散金属氧化物半导体装置的实施例中便有利于降低N型横向双扩散金属氧化物半导体装置的制造成本与元件尺寸，且导电层244及导电层246的形成亦有助于降低N型横向双扩散金属氧化物半导体装置的导通电阻(Ron)。
[0054]另外，于另一实施例中，如图6所示的横向双扩散金属氧化物半导体装置中所包括的第一导电类型的多个区域为N型区域，而第二导电类型的多个区域为P型区域，因此所形成的横向双扩散金属氧化物半导体装置为一 P型横向双扩散金属氧化物半导体装置。
[0055]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。
【权利要求】
1.一种横向双扩散金属氧化物半导体装置，其特征在于，包括: 一半导体基板，具有相对的一第一表面与一第二表面以及一第一导电类型； 一井区，位于所述半导体基板的一部内，邻近所述第一表面且具有所述第一导电类型； 一栅极结构，位于所述半导体基板的所述第一表面的一部上； 一第一掺杂区，位于邻近所述栅极结构的一第一侧的所述井区层的一部内，具有所述第一导电类型； 一第二掺杂区，位于相对所述栅极结构的所述第一侧的一第二侧的所述井区的一部内，具有相反于所述第一导电类型的一第二导电类型； 一第三掺杂区，位于所述第一掺杂区的一部内，具有所述第二导电类型； 一第四掺杂区，位于所述第二掺杂区的一部内，具有所述第二导电类型； 一第一沟槽，位于所述第三掺杂区、所述第一掺杂区、所述井区与所述半导体基板的一部中； 一导电接触物，位于所述第一沟槽内； 一第二沟槽，位于邻近所述半导体基板的所述第二表面的一部中，其中所述第二沟槽露出所述导电接触物的一部； 一第一导电层，位于所述第二沟槽内并接触所述导电接触物；以及 一第二导电层，位于所述半导体基板的所述第二表面以及所述第一导电层上。
2.根据权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述第一导电类型为P型而所述第二导电类型为N型，或所述第一导电类型为N型而所述第二导电类型为P型。
3.根据权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述第三掺杂区为一源极区，而所述第四掺杂区为一漏极区。
4.根据权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述井区的一电阻率低于所述半导体基板的一电阻率。
5.根据权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述导电接触物包括一第三导电层以及为所述第三导电层所环绕的一第四导电层。
6.一种横向双扩散金属氧化物半导体装置的制造方法，其特征在于，包括: 提供一半导体基板，所述半导体基板具有相对的一第一表面与一第二表面且具有一第一导电类型； 施行一离子注入工艺，于邻近所述第一表面的所述半导体基板的一部内形成一井区，具有所述第一导电类型； 形成一栅极结构于所述井区的一部上； 形成一第一掺杂区于邻近所述栅极结构的一第一侧的所述井区的一部内，具有所述第一导电类型； 形成一第二掺杂区于相对所述栅极结构的所述第一侧的一第二侧的所述井区的一部内，具有相反于所述第一导电类型的一第二导电类型； 形成一第三掺杂区于所述第一掺杂区的一部内，具有所述第二导电类型； 形成一第四掺杂区于所述第二掺杂区的一部内，具有所述第二导电类型； 形成一第一沟槽于所述第三掺杂区、所述第一掺杂区、所述井区及所述半导体基板的一部中； 形成一导电接触物于所述第一沟槽内； 自所述半导体基板的所述第二表面以薄化所述半导体基板； 于薄化所述半导体基板之后，形成一第二沟槽于邻近所述半导体基板的所述第二表面的一部内并露出所述导电接触物的一部； 形成一第一导电层于所述第二沟槽内；以及 形成一第二导电层于所述半导体基板的所述第二表面与所述第一导电层上。
7.根据权利要求6所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第一导电类型为P型而所述第二导电类型为N型，或所述第一导电类型为N型而所述第二导电类型为P型。
8.根据权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第三掺杂区为源极区，而所述第四掺杂区为漏极区。
9.根据权利要求6所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述井区的一电阻率低于所述半导体基板的一电阻率。
10.根据权利要求6所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述导电接触物包括一第三导电层以及为所述第三导电层所环绕的一第四导电层。
【文档编号】H01L29/06GK104518022SQ201310456066
【公开日】2015年4月15日 申请日期:2013年9月27日 优先权日:2013年9月27日
【发明者】李琮雄, 张睿钧 申请人:世界先进积体电路股份有限公司