半导体存储器件的制作方法
【专利摘要】一种半导体存储器件包括：存储块，所述存储块包括形成在位线和源极线之间的存储串，其中，位线和源极线形成在衬底上，每个存储串包括连接在位线和形成在衬底上的管道晶体管之间的上级单元串，以及连接在源极线和管道晶体管之间的下级单元串；以及操作电路，所述操作电路被配置成将操作电压施加至存储串以执行编程操作，以及将不同的电压施加至与存储块中的同一位线连接的存储串的管道晶体管。
【专利说明】半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2013年7月30日向韩国知识产权局提交的申请号为10-2013-0090200的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明总体而言涉及一种半导体存储器件，更具体而言，涉及一种包括管道晶体管(pipe transistor)的半导体存储器件。
【背景技术】
[0004]为了增大数据容量，应当在预定的面积中形成更多数量的存储器单元。尽管已经减小存储器单元尺寸来实现该目标，但是在减小存储器单元尺寸上存在特定的限制。在另一种方法中，已经提出了一种将存储器单元垂直地层叠在半导体衬底上的三维存储块(或存储串)。三维存储串可以包括由硅形成的垂直沟道。
[0005]近来，还需要因为形成三维存储串而能够防止电性能退化的方法。
【发明内容】
[0006]本发明针对一种能够改善电性能的半导体存储器件。
[0007]本发明的一个方面提供了一种半导体存储器件，所述半导体存储器件包括:第一存储串，包括第一管道晶体管、连接在第一位线和第一管道晶体管之间的第一上级单元串、以及连接在第一管道晶体管和源极线之间的第一下级单元串；第二存储串，包括第二管道晶体管、连接在第二位线和第二管道晶体管之间的第二上级单元串、以及连接在第二管道晶体管和源极线之间的第二下级单元串；第三存储串，包括第三管道晶体管、连接在第一位线和第三管道晶体管之间的第三上级单元串、以及连接在第三管道晶体管和源极线之间的第三下级单元串；以及第四存储串，包括第四管道晶体管、连接在第二位线和第四管道晶体管之间的第四上级单元串、以及连接在第四管道晶体管和源极线之间的第四下级单元串。第一管道晶体管和第四管道晶体管的栅极彼此连接，第二管道晶体管和第三管道晶体管的栅极彼此连接。
[0008]本发明的另一个方面提供了一种半导体存储器件，所述半导体存储器件包括:第一管道栅和第二管道栅，形成在衬底上；第一水平沟道层和第四水平沟道层，形成在第一管道栅中；第二水平沟道层和第三水平沟道层，形成在第二管道栅中；第一导电层和第二导电层，层叠在衬底的不同区域上；源极线和位线，形成在第一导电层和第二导电层上；第二垂直沟道层、第三垂直沟道层、第六垂直沟道层以及第七垂直沟道层，分别连接在第一水平沟道层至第四水平沟道层与源极线之间，并且被形成为穿过第一导电层；第一垂直沟道层和第五垂直沟道层，穿过第二导电层而分别连接在第一水平沟道层和第三水平沟道层与第一位线之间；以及第四垂直沟道层和第八垂直沟道层，分别连接在第二水平沟道层和第四水平沟道层与第二位线之间，并且被形成为穿过第二导电层。
[0009]本发明的另一个方面提供了一种半导体存储器件，所述半导体存储器件包括:存储块，包括形成在位线和源极线之间的存储串，其中，位线和源极线形成在衬底上，每个存储串包括连接在位线和形成在衬底上的管道晶体管之间的上级单元串，以及连接在源极线和管道晶体管之间的下级单元串；以及操作电路，被配置成将操作电压施加至存储串以执行编程操作，以及将不同的电压施加至与存储块中的同一位线连接的存储串的管道晶体管。
[0010]本发明的另一个方面提供了一种半导体存储器件，所述半导体存储器件包括:第一存储串，包括第一管道晶体管、连接在第一位线和第一管道晶体管之间的第一上级单元串、以及连接在第一管道晶体管和源极线之间的第一下级单元串；第二存储串，包括第二管道晶体管、连接在源极线和第二管道晶体管之间的第二上级单元串、以及连接在第二管道晶体管和第二位线之间的第二下级单元串；第三存储串，包括第三管道晶体管、连接在第一位线和第三管道晶体管之间的第三上级单元串、以及连接在第三管道晶体管和源极线之间的第三下级单元串；第四存储串，包括第四管道晶体管、连接在源极线和第四管道晶体管之间的第四上级单元串、以及连接在第四管道晶体管和第二位线之间的第四下级单元串，其中，第一管道晶体管和第四管道晶体管的栅极彼此连接，第二管道晶体管和第三管道晶体管的栅极彼此连接。
【专利附图】
【附图说明】
[0011]通过参照附图来详细地描述本发明实施例的各种实例，本发明的以上和其他的特点和优点对于本领域的技术人员将更加明显，其中:
[0012]图1是根据本发明的一个实施例的半导体存储器件的框图；
[0013]图2A和图2B是图1的存储块中包括的存储串的图；
[0014]图3A至图3C是图2A的存储串中包括的存储器件的立体图；
[0015]图4是说明图1的存储块中包括的存储串之间的连接关系的电路图；
[0016]图5是说明图1的存储块中包括的存储串之间的连接关系的截面图；
[0017]图6是说明图1的存储块中包括的存储串之间的连接关系的平面图；
[0018]图7是说明操作根据本发明的一个实施例的半导体存储器件的方法的波形图；
[0019]图8是根据本发明的一个实施例的存储系统的框图；
[0020]图9是被配置成执行编程操作的融合式存储器件或者融合式存储系统的框图；
[0021]图10是根据本发明的一个实施例的包括快闪存储器件的计算系统的框图。
【具体实施方式】
[0022]下面将参照示出本发明的各种实施例的附图更全面地描述本发明。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。
[0023]图1是根据本发明的一个实施例的半导体存储器件的框图。
[0024]参见图1，半导体存储器件100可以包括:电压供应电路130、存储器阵列110以及操作电路120至140 (S卩，控制电路120和读取/写入电路140)。存储器阵列110可以包括多个存储块。每个存储块可以包括多个存储串。每个存储串可以包括多个存储器单元。在快闪存储器件的情况下，每个存储块可以包括快闪存储器单元。在一个实例中，每个存储块可以包括快闪存储器单元，每个快闪存储器单元可以包括由多晶硅(多晶Si)形成的闪存栅(flash gate)或者由氮化物层形成的电荷存储层。
[0025]具体地，每个存储块可以包括存储串，所述存储串分别与位线连接并且并联地连接到源极线。存储串可以二维或三维地形成在半导体衬底上。将进一步详细地描述包括三维存储串的存储块。
[0026]图2A和图2B是图1的存储块中包括的存储串的图。
[0027]参见图2A和图2B，包括凹陷单元的管道栅PG可以形成在半导体衬底(未示出)上，并且管道沟道层PC可以形成在管道栅PG的凹陷单元中。多个垂直沟道层SPl和SP2可以形成在管道沟道层PC上。在一对垂直沟道层之中，第二垂直沟道层SP2的上部可以与源极线SL连接，而第一垂直沟道层SPl的上部可以与位线BL连接。垂直沟道层SPl和SP2可以由多晶硅形成。
[0028]多个导电层DSL和WLn至WLk+Ι可以被形成为在第一垂直沟道层SPl的不同高度包围第一垂直沟道层SPl。此外，多个导电层SSL和WLO至WLk可以被形成为在第二垂直沟道层SP2的不同高度包围第二垂直沟道层SP2。在垂直沟道层SPl和SP2的表面上和管道沟道层PC的表面上可以形成包括电荷存储层的多层式膜(未示出)。所述多层式膜可以插入在垂直沟道层SPl和SP2与导电层DSL、WLn至WLk+1、SSL、WLO至WLk之间，以及插入在管道沟道层PC与管道栅PG之间。
[0029]被形成为包围第一垂直沟道层SPl的最上层导电层可以成为漏极选择线DSL，而漏极选择线DSL的下面的导电层可以成为字线WLn至WLk+Ι。用作字线WLO至WLk的导电层中的一些可以是虚设字线。
[0030]换言之，第一导电层SSL和WLO至WLk以及第二导电层DSL和WLn至WLk+Ι可以层叠在半导体衬底的不同区域上。被形成为穿过第一导电层SSL和WLO至WLk的第二垂直沟道层SP2可以垂直地连接在源极线SL和管道沟道层PC之间。被形成为穿过第二导电层DSL和WLn至WLk+Ι的第一垂直沟道层SPl可以垂直地连接在位线BL和管道沟道层PC之间。
[0031]漏极选择晶体管DST可以形成在漏极选择线DSL包围第一垂直沟道层SPl的部分，而主单元晶体管Cn至Ck+Ι可以分别形成在字线WLn至WLk+Ι包围第一垂直沟道层SPl的部分。源极选择晶体管SST可以形成在源极选择线SSL包围第二垂直沟道层SP2的部分，而主单元晶体管CO至Ck可以分别形成在字线WLO至WLk包围第二垂直沟道层SP2的部分。
[0032]由于上述结构，存储串可以包括:漏极选择晶体管DST和主单元晶体管Cn至Ck+Ι，它们可以在位线BL和管道沟道层PC之间垂直地与衬底连接；以及源极选择晶体管SST和主单元晶体管CO至Ck，它们可以在源极线SL和管道沟道层PC之间垂直地与衬底连接。在上述结构中，还可以将虚设单元晶体管连接在选择晶体管DST或SST与主单元晶体管Cn或CO之间，以及还可以将虚设单元晶体管连接在主单元晶体管Ck+Ι或Ck与管道晶体管PT之间。
[0033]将进一步详细地描述参照图2A形成的存储器单元的结构。图3A至图3C是图2A的存储串中包括的存储器件的立体图。
[0034]参见图3A至图3C，根据本发明的各种实施例的三维非易失性存储器件可以包括垂直沟道层SP，所述垂直沟道层SP可以从衬底(未示出)向上突出并且构成包括多个行和多个列的矩阵。每个垂直沟道层SP可以被形成为中心部分填充有绝缘层319的管型，或者被形成为具有由半导体材料层形成的表面和中心部分的柱型。
[0035]垂直沟道层SP可以用交替层叠的多个层间绝缘层311A至311D和多个导电层331A至331C来包围。所述多个层间绝缘层311A至311D和所述多个导电层331A至331C可以形成在垂直沟道层SP的相邻的列之间并且与绝缘层341分隔开，所述绝缘层341可以穿过所述多个层间绝缘层311A至311D沿着列方向延伸。
[0036]各导电层331A至331C可以形成在层间绝缘层311A至311D中的相邻两个层间绝缘层之间的沟槽T中。导电层331A至331C可以通过沟槽T彼此分隔开。沟槽T可以是用于限定将要形成字线WL的区域的空间。
[0037]每个导电层33IA至33IC可以用阻挡金属图案327a来包围。阻挡金属图案327a可以分别形成在沟槽T内并且通过沟槽T而彼此分隔开。
[0038]电荷阻挡层323可以插入在垂直沟道层SP和阻挡金属图案327a之间，扩散阻挡层325可以插入在阻挡金属图案327a和电荷阻挡层323之间。此外，电荷存储层317可以插入在电荷阻挡层323和垂直沟道层SP之间，隧道绝缘层318可以插入在电荷存储层317和垂直沟道层SP之间。
[0039]电荷存储层317和隧道绝缘层318可以被形成为包围垂直沟道层SP的外壁。
[0040]如图3A中所示，每个电荷阻挡层323可以沿着沟槽T的表面形成以包围阻挡金属图案327a，或者如图3B和图3C中所示，每个电荷阻挡层323可以形成为包围垂直沟道层SP的外壁。
[0041]如图3A和图3B中所示，扩散阻挡层325可以沿着沟槽T的表面形成以包围阻挡金属图案327a。可替选地，当扩散阻挡层325是绝缘层时，如图3C中所示，扩散阻挡层325可以被形成为包围垂直沟道层SP的外壁。
[0042]设置在沟槽T中的导电层331A至331C和形成为包围导电层331A至331C的阻挡金属图案327a可以用作字线WL。存储器单元晶体管可以限定在字线WL和垂直沟道层SP之间的交叉处。由于上述结构，根据本发明的一个实施例的存储器单元晶体管可以沿着垂直沟道层SP层叠并且被三维地布置。
[0043]导电层331A至331C可以由多晶硅层形成或者由具有比多晶硅层更低的电阻和大的功函数的材料层形成。例如，导电层331A至331C可以由钨(W)形成。当导电层331A至331C是由具有大的功函数的材料层形成时，可以减小电荷经由电荷阻挡层323朝向电荷存储层317的反向隧穿。当反向隧穿减小时，可以增大存储器单元的保持特性。
[0044]阻挡金属图案327a可以由能够抑制具有大的功函数的导电层331A至331C与电荷阻挡层323反应的材料形成。此外，阻挡金属图案327a可以由具有大的功函数的材料层形成以减小反向隧穿。
[0045]再次参见图1，操作电路120、130以及140可以包括:控制电路120、电压供应电路130以及读取/写入电路140。
[0046]操作电路120至140可以被配置成执行选中的存储串中包括的存储器单元的编程操作、擦除操作、验证操作以及读取操作。操作电路120至140可以包括:控制电路120，被配置成控制编程操作、擦除操作、验证操作以及读取操作；电压供应电路130和读取/写入电路140，被配置成在控制电路120的控制下执行编程操作、擦除操作、验证操作以及读取操作。
[0047]为了执行编程操作、擦除操作、验证操作以及读取操作，电压供应电路130可以选择性地输出操作电压至选中的存储块的局部线(例如，图4的DSLl和DSL2、DPWL0至DPWL3、WLO至WL15、SSL、PGl和PG2)和源极线SL。读取/写入电路140可以被配置成控制位线(图4的BLe和BLo)的预充电/放电操作或者感测经过位线BLe和BLo的电流。将详细地描述相应部件。
[0048]控制电路120可以输出用于控制电压供应电路130的电压控制信号，使得可以响应于外部命令信号而以期望的电平来产生用于执行编程操作、擦除操作、验证操作以及读取操作的操作电压(参见图7)。此外，控制电路120可以输出用于控制读取/写入电路140中包括的读取/写入电路(或页缓冲器)的控制信号，以执行编程操作、擦除操作、验证操作以及读取操作。此外，当输入地址信号时，控制电路120可以响应于地址信号而产生列地址信号和行地址信号。这里，可以根据行地址来确定选中的存储块和字线，并且可以根据行地址来改变施加至选中的字线和未选中的字线的操作电压。
[0049]控制电路120可以控制电压供应电路130和读取/写入电路140，使得包括编程操作和编程验证操作的编程循环以增量式步进脉冲编程(ISSP)模式执行。此外，控制电路120可以控制电压供应电路130和读取/写入电路140，使得包括擦除操作和擦除验证操作的擦除循环以增量式步进脉冲擦除(ISPE)模式执行。
[0050]电压供应电路130可以响应于控制电路120的电压控制信号而产生用于存储器单元的编程操作、擦除操作、验证操作以及读取操作所需的操作电压(例如，擦除电压、编程电压、通过电压、读取电压、管道栅电压、选择栅电压、编程抑制电压、编程允许电压以及接地电压)，以及响应于控制电路120的行地址信号而选择性地输出操作电压至选中的存储块的局部线和源极选择线SL。
[0051]电压供应电路130可以包括电压发生电路(未示出)和行译码器(未示出)。电压发生电路可以响应于控制电路120的电压控制信号而产生操作电压，行译码器可以响应于控制电路120的行地址信号而输出操作电压至存储块中的选中的存储块的局部线和源极线。如上所述，可以响应于控制电路120的电压控制信号而通过电压供应电路130来输出并改变操作电压。
[0052]读取/写入电路140可以经由位线与存储器阵列110的存储块连接。在编程操作中，读取/写入电路140可以响应于控制电路120的控制信号和储存在存储器单元中的数据而选择性地将位线预充电。在编程验证操作或读取操作中，响应于控制电路120的控制信号，读取/写入电路140可以将位线预充电、感测位线的电压或电流上的变化、以及将从存储器单元中读取的数据锁存。
[0053]上述操作部件的方法将参照图7来详细地描述。
[0054]在下文中，将进一步详细地描述存储块中包括的存储串之间的连接关系。
[0055]图4是说明图1的存储块中包括的存储串之间的连接关系的电路图。
[0056]参见图4，存储块可以包括多个存储串，并且每个位线可以与两个存储串连接。即，存储块可以包括连接在第一位线或偶数位线(BLe ;为了简便仅说明一个偶数位线)与源极线SL之间的存储串(STl和ST3 ;为了简便仅说明两个存储串)和连接在第二位线或奇数位线(BLo ;为了简便仅说明一个奇数位线)与源极线SL之间的存储串(ST2和ST4 ;为了简便仅说明两个存储串)。具体地，在存储块中，与偶数位线BLe连接的存储串STl和ST3的管道晶体管PTl和PT3的栅极PGl和PG2可以彼此分隔开，而与奇数位线BLo连接的存储串ST2和ST4的管道晶体管PT2和PT4的栅极PG2和PGl可以彼此分隔开。此外，在存储块中，分别与偶数位线BLe和奇数位线BLo连接的存储串STl和ST4的管道晶体管PTl和PT4的栅极PGl可以彼此连接，而分别与偶数位线BLe和奇数位线BLo连接的存储串ST2和ST3的管道晶体管PT2和PT3的栅极PG2可以彼此连接。这将进一步详细地描述。
[0057]在存储块中，第一存储串STl和第三存储串ST3可以连接在偶数位线BLe和源极线SL之间。在存储块中，第二存储串ST2和第四存储串ST4可以连接在奇数位线BLo和源极线SL之间。位线BLe和BLo和源极线SL可以形成在衬底上。每个存储串可以包括可形成在衬底上的管道晶体管。
[0058]第一存储串STl可以包括:第一管道晶体管PT1、第一上级单元串STld、以及第一下级单元串STls。第一上级单元串STld可以连接在偶数位线BLe和第一管道晶体管PTl之间，而第一下级单元串STls可以连接在第一管道晶体管PTl和源极线SL之间。
[0059]第二存储串ST2可以包括:第二管道晶体管PT2、第二上级单元串ST2d、以及第二下级单元串ST2s。第二上级单元串ST2d可以连接在奇数位线BLo和第二管道晶体管PT2之间，而第二下级单元串ST2s可以连接在第二管道晶体管PT2和源极线SL之间。
[0060]第三存储串ST3可以包括:第三管道晶体管PT3、第三上级单元串ST3d、以及第三下级单元串ST3s。第三上级单元串ST3d可以连接在偶数位线BLe和第三管道晶体管PT3之间，而第三下级单元串ST3s可以连接在第三管道晶体管PT3和源极线SL之间。
[0061]第四存储串ST4可以包括:第四管道晶体管PT4、第四上级单元串ST4d、以及第四下级单元串ST4s。第四下级单元串ST4s可以连接在奇数位线BLo和第四管道晶体管PT4之间，而第四上级单元串ST4d可以连接在第四管道晶体管PT4和源极线SL之间。
[0062]第一管道晶体管PTl和第四管道晶体管PT4的栅极PGl可以彼此连接，第二管道晶体管PT2和第三管道晶体管PT3的栅极PG2可以彼此连接。
[0063]下级单元串可以包括与源极线SL连接的源极选择晶体管SST和与源极选择晶体管SST连接的存储器单元CO至C7。下级单元串还可以包括连接在源极选择晶体管SST和存储器单元CO之间的第一虚设通过存储器单元DPC0，以及还包括与存储器单元的最后一个存储器单元C7连接的第二虚设通过存储器单元DPCl。下级单元串可以包括第一虚设通过存储器单元DPCO和第二虚设通过存储器单元DPCl中的至少一个。
[0064]上级单元串可以包括与位线(例如，BLe)连接的漏极选择晶体管(例如，DSTl)和与漏极选择晶体管(例如，DST1)连接的存储器单元C15至CS。第一上级单元串STld和第四上级单元串ST4d中包括的漏极选择晶体管DSTl的栅极(或者漏极选择线DSLl)可以彼此连接，而第二上级单元串ST2d和第三上级单元串ST3d中包括的漏极选择晶体管DST2的栅极(或者漏极选择线DSL2)可以彼此连接。此外，上级单元串还可以包括与存储器单元Cl5至CS的最后一个存储器单元CS连接的第三虚设通过存储器单元DPC2，以及还包括连接在漏极选择晶体管和存储器单元C15之间的第四虚设晶体管DPC3。
[0065]与存储块中的同一位线(例如，BLe)连接的存储串(例如，STl和ST3)可以分别包括漏极选择晶体管DSTl和DST2，所述漏极选择晶体管DSTl和DST2具有彼此分隔开的栅极(或漏极选择线DSLl和DSL2)。因此，在编程操作中，存储串(例如，STl和ST3)中仅一个存储串可以通过漏极选择晶体管DSTl和DST2与位线电连接。即，可以对与同一位线(例如，BLe)连接的存储串(例如，STl和ST3)中的仅一个执行编程操作。
[0066]在下文中，将描述上述存储块的截面结构和平面结构。图5是说明图1的存储块中包括的存储串之间的连接关系的截面图。图6是说明图1的存储块中包括的存储串之间的连接关系的平面图。
[0067]参见图5和图6，存储块可以包括:第一管道栅PGl和第二管道栅PG2、第一水平沟道CHlp至第四水平沟道CH4p、第一导电层SSL、DPWLO、WLO至WL7以及DPWLl、第二导电层DSL (B卩，DSLl和DSL2)、DPWL3、WL15至WL8以及DPWL2、以及第一垂直沟道层至第八垂直沟道层 CHld 至 CH4d 和 CHls 至 CH4s。
[0068]存储块的第一管道栅PGl和第二管道栅PG2可以形成在衬底SUB上。此外，在第一管道栅PGl和第二管道栅PG2与衬底SUB之间还可以形成绝缘层(未示出)。第一水平沟道层CHlp和第四水平沟道层CH4p可以形成在第一管道栅PGl中。具体地，在第一管道栅PGl中可以形成沟槽，第一水平沟道层CHlp和第四水平沟道层CH4p可以分别形成在第一管道栅PGl的沟槽中。第二水平沟道层CH2p和第三水平沟道层CH3p可以形成在第二管道栅PG2的沟槽中。具体地，在第二管道栅PG2中可以形成沟槽，第二水平沟道层CH2p和第三水平沟道层CH3p可以分别形成在第二管道栅PG2的沟槽中。
[0069]第一导电层SSL、DPWLO、WLO 至 WL7、DPWLI 与第二导电层 DSL、DPWL3、WL15 至 WL8、DPWL2可以层叠在衬底SUB的不同区域上。
[0070]源极线SL和位线BLe和BLo可以形成在包括第一导电层SSL、DPWL0、WL0至WL7、DPffLl 和第二导电层 DSL、DPWL3、WL15 至 WL8、DPWL2 的衬底 SUB 上。
[0071]第二垂直沟道层、第三垂直沟道层、第六垂直沟道层以及第七垂直沟道层CHls至CH4s可以分别连接在第一水平沟道层CHlp至第四水平沟道层CH4p与源极线SL之间，并且被形成为穿过第一导电层SSL、DPWLO、WLO至WL7、以及DPWLl。第一垂直沟道层CHld和第五垂直沟道层CH3d可以分别连接在第一水平沟道层CHlp和第三水平沟道层CH3p与第一位线BLe之间，并且被形成为穿过第二导电层DSL、DPWL3、WL15至WL8、以及DPWL2。第四垂直沟道层CH2d和第八垂直沟道层CH4d可以分别形成在第二水平沟道层CH2p和第四水平沟道层CH4p与第二位线BLo之间，并且被形成为穿过第二导电层DSL、DPWL3、WL15至WL8、以及DPWL2。
[0072]另外，电荷存储层CTL还可以提供在第二垂直沟道层、第三垂直沟道层、第六垂直沟道层以及第七垂直沟道层CHls至CH4s与第一导电层SSL、DPWL0、WL0至WL7以及DPWLl之间，以及提供在第一垂直沟道层、第四垂直沟道层、第五垂直沟道层、第八垂直沟道层CHld至CH4d与第二导电层DSL、DPWL3、WL15至WL8、以及DPWL2之间。电荷存储层CTL也可以被设置在管道沟道层CHlp至CH4p与管道栅PGl和PG2之间。
[0073]第一管道栅PGl可以包围第二管道栅PG2。
[0074]第一导电层SSL、DPWLO、WLO至WL7、以及DPWLl的最上层导电层可以成为源极选择线SSL，而其余的导电层可以成为字线WLO至WL7。另外，设置在最上层导电层SSL之下的导电层和最下层导电层可以成为虚设通过字线DPWLO和DPWLl。
[0075]第二导电层DSL、DPWL3、WL15至WL8、以及DPWL2的最上层导电层可以成为漏极选择线DSL，而其余的导电层可以成为字线WL8至WL15。另外，在最上层导电层DSL之下的导电层和最下层导电层可以成为虚设通过字线DPWL2和DPWL3。
[0076]第一位线(或偶数位线)BLe和第二位线(或奇数位线)BLo可以形成为彼此平行的线的形式。由于第一存储串STl和第三存储串ST3可以与第一位线BLe连接，而第二存储串ST2和第四存储串ST4可以与第二位线BLo连接，因此第一存储串STl至第四存储串ST4可以被布置成锯齿形。
[0077]在下文中，将描述操作包括具有上述结构的存储块的半导体存储器件的方法。图7是说明操作根据本发明的一个实施例的半导体存储器件的方法的波形图。
[0078]参见图4和图7，存储块可以包括形成在位线BLe和BLo与源极线SL之间的存储串STl至ST4。位线BLe和BLo和源极线SL可以形成在衬底上，并且每个存储串(例如，STl)可以包括连接在位线(例如，BLe)和形成在衬底上的管道晶体管PTl之间的上级单元串STld，以及连接在源极线SL和管道晶体管PTl之间的下级单元串STls。
[0079]操作电路可以将操作电压施加至存储串STl至ST4以执行编程操作。具体地，操作电路可以被配置成将不同的电压施加至与存储块中的同一位线(例如，BLe)连接的存储串STl和ST3的管道晶体管PTl和PT3的栅极PGl和PG2。将详细地描述编程操作的一个实例。
[0080]Tl:第一时段(预充电时段)
[0081]编程操作可以包括:预充电时段、编程时段以及放电时段。在预充电时段期间，具有正电位的编程抑制电压(即，Vinhibit)可以被施加至未选中的位线(例如，BLe)。编程抑制电压或编程允许电压(例如，接地电压)可以根据储存在存储器单元中的数据而被施加至选中的位线(例如，BLo)。例如，当数据‘I’(或擦除数据)储存在存储器单元中时，编程抑制电压可以被施加至选中的位线BLo。当数据‘0’(或编程数据)储存在存储器单元中时，编程允许电压可以被施加至选中的位线BLo。
[0082]具有正电位的漏极选择电压Vdsll可以被施加至与选中的位线BLo连接的存储串ST2和ST4中的选中的存储串(例如，ST4)的漏极选择线DSLl。此外，具有接地电平的漏极选择电压(大约OV)可以被施加至未选中的存储串(例如，ST2)的漏极选择线DSL2。
[0083]接地电压可以被施加至源极选择线SSL，并且正电压(例如，电源电压)可以被施加至源极线SL。同时，正电压(或者通过电压Vpass)可以被施加至虚设通过字线DPWL〈0: 3>。
[0084]具体地，操作电路可以被配置成将具有电平B的电压施加至未选中的存储串ST2中包括的管道晶体管PT2的管道栅PG2，所述电平B比施加至选中的存储串ST4中包括的管道晶体管PT4的管道栅PGl的电压(例如，通过电压)的电平A更高。与施加至未选中的字线的通过电压相同的电压可以被施加至管道栅PGl。
[0085]由于比通过电压更高的电压被施加至未选中的存储串ST2的管道晶体管PT2，所以可以在未选中的存储串ST2的沟道区中改善沟道升压。结果，在后续的编程操作期间可以改善未选中的存储串ST2中包括的存储器单元的编程干扰。
[0086]同时，在编程操作中，为了控制未选中的存储串ST2的沟道区的升压电平，操作电路可以被配置成将与施加至存储串的未选中的字线的通过电压不同的电压施加至虚设通过字线DPWLO至DPWL3。在一个实例中，当沟道升压电平增大时，操作电路可以将施加至虚设通过字线DPWLO至DPWL3的电压升压。当沟道升压电平减小时，操作电路可以使施加至虚设通过字线DPWLO至DPWL3的电压下降。
[0087]T2:第二时段(编程时段)
[0088]可以执行编程操作以将数据储存在存储器单元中。
[0089]为了执行编程操作,操作电路可以将通过电压Vpass施加至字线WLO至WL15,然后将编程电压VPGM施加至选中的字线。在施加了编程电压VPGM的字线的存储器单元中，由于字线和沟道之间的高电压差，电子可以被注入至电荷存储层。
[0090]在未选中的存储串中，由于发生沟道升压并且字线和沟道之间的电压差低，所以电子不可被注入至未选中的存储器单元的电荷存储层。具体地，由于具有更高电平B的管道栅电压被施加至管道栅PG2，所以可以更严重地发生沟道升压，字线和沟道之间的电压差可以进一步减小。因此，可以进一步抑制电子至未选中的存储器单元的电荷存储层的注入。
[0091]此外，施加至第一漏极选择线DSLl的漏极选择电压Vdsll可以被减小至接地电平以改善操作特性，然后漏极选择电压Vdsl2可以被施加至第一漏极选择线DSL1。在这种情况下，初始地，可以以比通常的电平更高的电平施加漏极选择电压Vdsll。
[0092]T3:第三时段(放电时段)
[0093]当编程操作结束时，施加至存储块的操作电压可以被减小至接地电平，并且施加至局部线的电压可以被放电。
[0094]图8是根据本发明的一个实施例的存储系统800的框图。
[0095]参见图8，根据本发明的实施例的存储系统800可以包括非易失性存储器(NVM)器件820和存储器控制器810。
[0096]非易失性存储器件820可以包括上述半导体存储器件。存储系统800可以包括上述半导体存储器件以改善整体的电性能。
[0097]存储器控制器810可以被配置成控制非易失性存储器件820。非易失性存储器件820和存储器控制器810可以被组合并且被提供为存储卡或固态盘(SSD)。静态随机存取存储器(SRAM)811可以用作处理单元812 (即，CPU)的操作存储器。主机接口(I/F)813可以包括与存储系统800连接的主机的数据交换协议。错误检查和校正(ECC)块814可以检测并校正从非易失性存储器件820的单元区读取的数据中的错误。存储器接口(I/F)815可以与根据本发明的非易失性存储器件820接口。处理单元812可以执行用于交换存储器控制器810的数据的总体控制操作。
[0098]尽管在附图中未示出，但是对于本领域的技术人员显然的是，根据本发明的存储系统800还可以包括只读存储器(ROM)(未示出)，所述只读存储器被配置成储存与主机接口的码数据。非易失性存储器件820可以被提供为包括多个快闪存储器芯片的多芯片封装体。上述根据本发明的存储系统800可以被提供为具有改善的操作特性的高可靠性存储媒介。具体地，近来已积极研究的存储系统(例如，SSD)可以包括根据本发明的快闪存储器件。在这种情况下，存储器控制器810可以被配置成经由如下的各种接口协议中的一种与外部(例如，主机)通信，所述各种接口协议诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PC1-E )、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型设备接口(ESDI)、智能驱动电子(IDE)。
[0099]图9是根据本发明的一个实施例的被配置成执行编程操作的融合式存储器件或融合式存储系统的框图。例如，根据本发明的技术特点可以被应用于为融合式存储器件的OneNAND (一体式与非型)快闪存储器件900。通过将根据本发明的上述技术特点应用于融合式存储器件或融合式存储系统，可以改善整体的电性能。
[0100]OneNAND快闪存储器件900可以包括:主机接口 910，被配置成利用不同的协议与设备交换各种信息；缓冲器RAM 920，被配置成嵌入用于驱动存储器件900的码或者暂时储存数据；控制器930，被配置成响应于外部控制信号和命令而控制读取操作和编程操作以及全部状态；寄存器940，被配置成储存命令、地址和配置成限定存储器件900的系统操作环境的数据(例如，配置数据);NAND (与非型)快闪单元阵列950，包括非易失性存储器单元和包括页缓冲器的操作电路。OneNAND快闪存储器件900可以响应于来自主机的写入请求而以典型模式编程数据。
[0101]图10说明包括根据本发明的一个实施例的快闪存储器件1012的示意性计算系统1000。计算系统可以包括具有上述技术特点的快闪存储器件1012以改善计算系统的整体电性能。
[0102]根据本发明的计算系统1000可以包括与系统总线1060电连接的存储器控制器1011、微处理器(MP)1020、RAM 1030、用户接口 1040、调制解调器1050 (例如，基带芯片组)、以及存储系统1010。当根据本发明的计算系统1000是移动设备时，计算系统1000还可以包括电池(未示出)，所述电池被配置成将操作电压供应至计算系统1000。尽管在附图中未示出，但是对于本领域的技术人员显然的是，根据本发明的计算系统1000还可以包括应用芯片组、照相机图像处理器(CIS)、或者移动动态RAM (移动DRAM)。存储系统1010可以利用参照图1描述的非易失性存储器来构成SSD以储存数据。可替选地，存储系统1010可以被提供为融合式快闪存储器(例如，OneNAND快闪存储器)。
[0103]本发明的各种实施例可以改善半导体存储器件的电性能。
[0104]在附图和说明书中，公开了本发明的实施例的典型实例，尽管利用了特定的术语，但是这些术语仅是一般性和描述性的意义，而不出于限制的目的。对于本发明的范围，将在所附权利要求中阐述。因此，对于本领域的技术人员将理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
[0105]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0106]1.一种半导体存储器件，包括:
[0107]第一存储串，包括:第一管道晶体管、连接在第一位线和所述第一管道晶体管之间的第一上级单元串、以及连接在所述第一管道晶体管和源极线之间的第一下级单元串；
[0108]第二存储串，包括:第二管道晶体管、连接在第二位线和所述第二管道晶体管之间的第二上级单元串、以及连接在所述第二管道晶体管和所述源极线之间的第二下级单元串;
[0109]第三存储串，包括:第三管道晶体管、连接在所述第一位线和所述第三管道晶体管之间的第三上级单元串、以及连接在所述第三管道晶体管和所述源极线之间的第三下级单元串；以及
[0110]第四存储串，包括:第四管道晶体管、连接在所述第二位线和所述第四管道晶体管之间的第四上级单元串、以及连接在所述第四管道晶体管和所述源极线之间的第四下级单元串，
[0111]其中，所述第一管道晶体管和所述第四管道晶体管的栅极彼此连接，所述第二管道晶体管和所述第三管道晶体管的栅极彼此连接。
[0112]2.如技术方案I所述的器件，其中，所述第一下级单元串至所述第四下级单元串中的每个包括:与所述源极线连接的源极选择晶体管，以及与所述源极选择晶体管连接的存储器单元。
[0113]3.如技术方案2所述的器件，其中，所述第一下级单元串至所述第四下级单元串中的每个还包括:连接在所述源极选择晶体管和所述存储器单元之间的第一虚设通过存储器单元。
[0114]4.如技术方案2所述的器件，其中，所述第一下级单元串至所述第四下级单元串中的每个还包括:与所述存储器单元中的最后一个存储器单元连接的第二虚设通过存储器单元。
[0115]5.如技术方案I所述的器件，其中，所述第一上级单元串至所述第四上级单元串中的每个包括:与相应位线连接的漏极选择晶体管，以及与所述漏极选择晶体管连接的存储器单元，
[0116]其中，所述第一上级单元串和所述第四上级单元串中包括的漏极选择晶体管的栅极彼此连接，所述第二上级单元串和所述第三上级单元串中包括的漏极选择晶体管的栅极彼此连接。
[0117]6.如技术方案5所述的器件，其中，所述第一上级单元串至所述第四上级单元串中的每个还包括:与所述存储器单元中的最后一个存储器单元连接的第三虚设存储器单
J Li ο
[0118]7.如技术方案5所述的器件，其中，所述第一上级单元串至所述第四上级单元串中的每个还包括:连接在所述漏极选择晶体管和所述存储器单元之间的第四虚设晶体管。
[0119]8.一种半导体存储器件，包括:
[0120]第一管道栅和第二管道栅，形成在衬底上；
[0121]第一水平沟道层和第四水平沟道层，形成在所述第一管道栅中；
[0122]第二水平沟道层和第三水平沟道层，形成在所述第二管道栅中；
[0123]第一导电层和第二导电层，层叠在所述衬底的不同区域上；
[0124]源极线和位线，形成在所述第一导电层和所述第二导电层上；
[0125]第二垂直沟道层、第三垂直沟道层、第六垂直沟道层以及第七垂直沟道层，分别连接在所述第一水平沟道层至所述第四水平沟道层与所述源极线之间，并且被形成为穿过所述第一导电层；
[0126]第一垂直沟道层和第五垂直沟道层，穿过所述第二导电层而分别连接在所述第一水平沟道层和所述第三水平沟道层与第一位线之间；以及
[0127]第四垂直沟道层和第八垂直沟道层，分别连接在所述第二水平沟道层和所述第四水平沟道层与第二位线之间，并且被形成为穿过所述第二导电层。
[0128]9.如技术方案8所述的器件，还包括电荷存储层，所述电荷存储层插入在所述第二垂直沟道层、所述第三垂直沟道层、所述第六垂直沟道层以及所述第七垂直沟道层与所述第一导电层之间，以及插入在所述第一垂直沟道层、所述第四垂直沟道层、所述第五垂直沟道层以及所述第八垂直沟道层与所述第二导电层之间。
[0129]10.如技术方案8所述的器件，其中，所述第一管道栅被设置成包围所述第二管道栅。
[0130]11.如技术方案8所述的器件，其中，所述第一导电层中的最上层导电层成为源极选择线，而其余的导电层成为字线。
[0131]12.如技术方案11所述的器件，其中，设置在所述最上层导电层之下的导电层和最下层导电层成为虚设通过字线。
[0132]13.如技术方案8所述的器件，其中，所述第二导电层中的最上层导电层成为漏极选择线，而其余的导电层成为字线。
[0133]14.如技术方案13所述的器件，其中，设置在所述最上层导电层之下的导电层和最下层导电层成为虚设通过字线。
[0134]15.一种半导体存储器件，包括:
[0135]存储块，包括形成在位线和源极线之间的存储串，其中，所述位线和所述源极线形成在衬底上，每个存储串包括:连接在所述位线和形成在所述衬底上的管道晶体管之间的上级单元串，以及连接在所述源极线和所述管道晶体管之间的下级单元串；以及
[0136]操作电路，所述操作电路被配置成将操作电压施加至所述存储串以执行编程操作，以及将不同的电压施加至与所述存储块中的同一位线连接的存储串的管道晶体管。
[0137]16.如技术方案15所述的器件，其中，在所述编程操作中，所述操作电路被配置成将比施加至所述存储串中的选中的存储串的管道晶体管的电压更高的电压施加至未选中的存储串的管道晶体管。
[0138]17.如技术方案16所述的器件，其中，通过电压被施加至所述选中的存储串的管道晶体管和未选中的字线。
[0139]18.如技术方案17所述的器件，其中，所述通过电压被施加至所述选中的存储串的虚设通过字线。
[0140]19.如技术方案15所述的器件，其中，在所述编程操作中，为了控制所述存储串中的未选中的存储串的沟道区中的升压电平，所述操作电路被配置成将与施加至所述存储串的未选中的字线的通过电压不同的电压施加至所述存储串的虚设通过字线。
[0141]20.如技术方案15所述的器件，其中，与所述存储块中的同一位线连接的存储串的管道晶体管的栅极彼此分开，而与其他位线连接的存储串的管道晶体管的栅极彼此连接。
【权利要求】
1.一种半导体存储器件，包括: 第一存储串，包括:第一管道晶体管、连接在第一位线和所述第一管道晶体管之间的第一上级单元串、以及连接在所述第一管道晶体管和源极线之间的第一下级单元串； 第二存储串，包括:第二管道晶体管、连接在第二位线和所述第二管道晶体管之间的第二上级单元串、以及连接在所述第二管道晶体管和所述源极线之间的第二下级单元串；第三存储串，包括:第三管道晶体管、连接在所述第一位线和所述第三管道晶体管之间的第三上级单元串、以及连接在所述第三管道晶体管和所述源极线之间的第三下级单元串；以及 第四存储串，包括:第四管道晶体管、连接在所述第二位线和所述第四管道晶体管之间的第四上级单元串、以及连接在所述第四管道晶体管和所述源极线之间的第四下级单元串， 其中，所述第一管道晶体管和所述第四管道晶体管的栅极彼此连接，所述第二管道晶体管和所述第三管道晶体管的栅极彼此连接。
2.如权利要求1所述的器件，其中，所述第一下级单元串至所述第四下级单元串中的每个包括:与所述源极线连接的源极选择晶体管，以及与所述源极选择晶体管连接的存储器单元。
3.如权利要求2所述的器件，其中，所述第一下级单元串至所述第四下级单元串中的每个还包括:连接在所述源极选择晶体管和所述存储器单元之间的第一虚设通过存储器单J Li ο
4.如权利要求2所述的器件，其中，所述第一下级单元串至所述第四下级单元串中的每个还包括:与所述存储器单元中的最后一个存储器单元连接的第二虚设通过存储器单J Li ο
5.如权利要求1所述的器件，其中，所述第一上级单元串至所述第四上级单元串中的每个包括:与相应位线连接的漏极选择晶体管，以及与所述漏极选择晶体管连接的存储器单元， 其中，所述第一上级单元串和所述第四上级单元串中包括的漏极选择晶体管的栅极彼此连接，所述第二上级单元串和所述第三上级单元串中包括的漏极选择晶体管的栅极彼此连接。
6.如权利要求5所述的器件，其中，所述第一上级单元串至所述第四上级单元串中的每个还包括:与所述存储器单元中的最后一个存储器单元连接的第三虚设存储器单元。
7.如权利要求5所述的器件，其中，所述第一上级单元串至所述第四上级单元串中的每个还包括:连接在所述漏极选择晶体管和所述存储器单元之间的第四虚设晶体管。
8.一种半导体存储器件，包括: 第一管道栅和第二管道栅，形成在衬底上； 第一水平沟道层和第四水平沟道层，形成在所述第一管道栅中； 第二水平沟道层和第三水平沟道层，形成在所述第二管道栅中； 第一导电层和第二导电层，层叠在所述衬底的不同区域上； 源极线和位线，形成在所述第一导电层和所述第二导电层上； 第二垂直沟道层、第三垂直沟道层、第六垂直沟道层以及第七垂直沟道层，分别连接在所述第一水平沟道层至所述第四水平沟道层与所述源极线之间，并且被形成为穿过所述第一导电层; 第一垂直沟道层和第五垂直沟道层，穿过所述第二导电层而分别连接在所述第一水平沟道层和所述第三水平沟道层与第一位线之间；以及 第四垂直沟道层和第八垂直沟道层，分别连接在所述第二水平沟道层和所述第四水平沟道层与第二位线之间，并且被形成为穿过所述第二导电层。
9.如权利要求8所述的器件，还包括电荷存储层，所述电荷存储层插入在所述第二垂直沟道层、所述第三垂直沟道层、所述第六垂直沟道层以及所述第七垂直沟道层与所述第一导电层之间，以及插入在所述第一垂直沟道层、所述第四垂直沟道层、所述第五垂直沟道层以及所述第八垂直沟道层与所述第二导电层之间。
10.如权利要求8所述的器件，其中，所述第一管道栅被设置成包围所述第二管道栅。
【文档编号】H01L29/10GK104347636SQ201310618009
【公开日】2015年2月11日 申请日期:2013年11月27日 优先权日:2013年7月30日
【发明者】金南局, 李南宰, 韩光熙, 金日策, 安相铉 申请人:爱思开海力士有限公司