半导体器件和制造半导体器件的方法
【专利摘要】本发明涉及半导体器件和制造半导体器件的方法。一种半导体器件包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中。晶体管包括：沟道区，被掺杂为具有第一导电类型的掺杂剂；源极区，漏极区，源极和漏极区被掺杂为具有不同于第一导电类型的第二导电类型的掺杂剂；漏极延伸区和邻近沟道区的栅极电极。沟道区被设置在脊的第一部分中。漏极延伸区被设置在脊的第二部分中，并且包括被掺杂为具有第一导电类型的芯部。漏极延伸区进一步包括被掺杂为具有第二导电类型的覆盖部分，覆盖部分邻近脊的第二部分的至少一个或两个侧壁。
【专利说明】半导体器件和制造半导体器件的方法
【技术领域】
[0001]本发明涉及半导体器件和制造半导体器件的方法。
【背景技术】
[0002]MOS功率晶体管或MOS功率器件，通常在机动车和工业电子系统中采用，当被接通时应当具有低接通电阻(Rm)。在关断状态中，它们应当具有高击穿电压特性并且耐受高源极-漏极电压。另外，正在做出努力以减小电容，尤其栅极电极和漏极电极之间的栅极-漏极电容。
【发明内容】
[0003]根据实施例，半导体器件包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中。晶体管包括:被掺杂为具有第一导电类型的掺杂剂的沟道区、源极区和漏极区。源极和漏极区被掺杂为具有不同于第一导电类型的第二导电类型的掺杂剂。晶体管进一步包括漏极延伸区和邻近沟道区的栅极电极。沟道区被设置在脊的第一部分中，并且漏极延伸区被设置在脊的第二部分中。漏极延伸区包括被掺杂为具有第一导电类型的芯部。漏极延伸区进一步包括被掺杂为具有第二导电类型的覆盖部分，覆盖部分邻近脊的第二部分的至少一个或两个侧壁。
[0004]根据进一步的实施例，半导体器件包括形成在脊中的晶体管，脊形成在半导体衬底的第一主表面中。晶体管包括:在脊的至少一部分中的第一导电类型的沟道区和被设置在脊的另一部分中的漏极延伸区，漏极延伸区包括第一导电类型的芯部和第二导电类型的覆盖部分，覆盖部分被至少设置在脊的一个或两个侧壁处。晶体管进一步包括第二导电类型的源极区和漏极区以及被设置到脊的相对侧壁的栅极结构。沿源极区和漏极区之间的第一方向设置沟道区和漏极延伸区，第一方向平行于第一主表面。
[0005]根据进一步实施例，半导体器件包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中。晶体管包括被掺杂为具有第一导电类型的掺杂剂的沟道区、源极区和漏极区。源极区和漏极区被掺杂为具有不同于第一导电类型的第二导电类型的掺杂剂。晶体管进一步包括邻近沟道区的栅极电极，沟道区被设置在脊的第一部分中。源极区被设置在脊的另外部分中邻近沟道区，其中源极区被设置得邻近脊的另外部分的两个侧壁和顶侧中的至少一个，并且脊的另外部分的芯部被掺杂为具有第一导电类型的掺杂剂并且形成体接触路径。
[0006]根据实施例，制造半导体器件的方法包括:在半导体衬底中形成晶体管，半导体衬底具有第一主表面。形成晶体管包括在半导体衬底中形成包括第一脊部分和第二脊部分的脊，脊沿第一方向延伸。方法进一步包括在脊中形成源极区、漏极区、沟道区、漏极延伸区和邻近沟道区的栅极电极。方法进一步包括用第一导电类型的掺杂剂掺杂沟道区并且用第二导电类型的掺杂剂掺杂源极区和漏极区。形成漏极延伸区包括在第二脊部分中形成被掺杂为具有第一导电类型的芯部。形成漏极延伸区进一步包括形成被掺杂为具有第二导电类型的覆盖部分，覆盖部分被形成为邻近第二脊部分的至少一个或两个侧壁。
[0007]根据实施例，半导体器件包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中。晶体管包括:被掺杂为具有第一导电类型的掺杂剂的沟道区、源极区和漏极区。源极区和漏极区被掺杂为具有不同于第一导电类型的第二导电类型的掺杂剂。晶体管进一步包括漏极延伸区、邻近沟道区的栅极电极和邻近漏极延伸区的场板。沟道区被设置在脊的第一部分中并且漏极延伸区被设置在脊的第二部分中。
[0008]本领域技术人员通过阅读后面的详细描述并且通过查看附图将认识到附加的特征和优点。
【专利附图】
【附图说明】
[0009]附图被包括以提供对本发明的进一步理解并且被合并到本说明书中且构成本说明书的一部分。附图图示了本发明的实施例并且与描述一起用于解释本发明的原理。本发明的其它实施例和预期的优点将被容易地了解，因为通过参考后面的详细描述它们变得更
好理解。
[0010]图1A示出了根据实施例的半导体器件的元件的透视图；
图1B示出了在与衬底的第一主表面平行的平面中的半导体器件的横截面图；
图1C到IG示出了根据实施例的半导体器件的另外的横截面图；
图2A示出了根据进一步实施例的半导体器件的元件的透视图；
图2B示出了在与半导体衬底的第一主表面平行的平面中的半导体器件的横截面图； 图2C到2F示出了根据实施例的半导体器件的另外的横截面图；
图2G示出了根据进一步实施例的半导体器件的元件的透视图；
图3示出了根据进一步实施例的半导体器件的透视图；
图4A到4J图示了根据实施例的用于制造半导体器件的方法；
图5图示了根据进一步实施例的当采用制造半导体器件的方法时半导体器件的横截面图；
图6图示了图4中图示的方法的修改；
图7A到7C图示了制造半导体器件的进一步方法的部分；
图8图示了根据进一步实施例的半导体器件；
图9示出了图示制造半导体器件的方法的流程图；
图10示出了针对不同晶体管的栅极-漏极电容与电压的相关性的仿真结果。
【具体实施方式】
[0011]在后面的详细描述中参考附图，附图形成本详细描述的部分并且在附图中通过图示的方式示出了在其中可以实践本发明的具体实施例。要理解的是在不脱离本发明的范围的情况下，可以利用其它实施例并且可以作出结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其它实施例上或与连同其它实施例一起使用以产生再进一步的实施例。本发明意图包括这样的修改和变化。使用具体的语言描述了示例，具体的语言不应当被解释为限制所附权利要求的范围。附图不是按比例的并且仅是为了说明的目的。为了清楚，在不同的附图中，如果未另外说明，相同的元件已由对应的参考指定。[0012]术语“具有”、“包含”、“包括”、“含有”等是开放的，并且这些术语指示所述结构、元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指示。
[0013]术语“电连接”描述电连接的元件之间的固定的低电阻连接，例如有关元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电耦合”包括可以在电耦合的兀件之间提供适用于信号传输的一个或多个介入兀件，例如电阻器、电阻性兀件或可控制为在第一状态中临时提供低电阻连接和在第二状态中临时提供高电阻电解耦的元件。
[0014]附图通过紧随掺杂类型“η”或“p”指示或“ + ”来图示相对掺杂浓度。例如，“η_”表示比“η”掺杂区的掺杂浓度低的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同“η”掺杂区可能具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好理解，掺杂部分经常被指定为是“P”或“η”掺杂的。如将被清楚理解的那样，这个指定决不意图限制。只要实现所描述的功能，掺杂类型可以是任意的。另外，在所有实施例中，掺杂类型可以反转。
[0015]在后面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构要理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(S0S)、掺杂的和未掺杂的半导体、由基础半导体基部支持的硅的外延层、和其它半导体结构。半导体不一定是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施例，通常，碳化硅(SiC)或氮化镓(GaN)是半导体衬底材料的进一步的示例。
[0016]通常，为了图案化材料层，可以使用在其中提供适当的光刻胶材料的光刻方法。使用适当的光掩膜以光刻方式图案化光刻胶材料。图案化的光刻胶层在随后的处理步骤期间可以用作掩膜。例如，如公知的，可以在要被图案化的材料层上提供硬掩膜层或由适当的材料(诸如氮化硅、多晶硅或碳)制成的层。例如使用刻蚀过程以光刻方式图案化硬掩膜层。把图案化的硬掩膜层作为刻蚀掩膜，图案化材料层。
[0017]在本说明书中使用的术语“横向的”和“水平的”意图描述平行于半导体衬底或半导体主体的第一表面的定向。这可以例如是晶片或管芯的表面。
[0018]在本说明书中使用的术语“垂直的”意图描述布置得垂直于半导体衬底或半导体主体的第一表面的定向。
[0019]图1A示出根据实施例的半导体器件的透视图。图1A中图示的半导体器件包括晶体管200，晶体管200形成在具有第一主表面110的半导体衬底100中。根据实施例，掩埋阱部分可以设置在半导体衬底100中。例如，半导体衬底被掺杂为具有第一导电类型并且掺杂的阱部分105被掺杂为具有第二导电类型。例如，第一导电类型可以是P掺杂并且第二导电类型是η掺杂的，或者相反。
[0020]图1A中所示的晶体管包括源极区210、漏极区220、沟道区230和漏极延伸区240、以及栅极电极250。栅极电极250邻近沟道区230，栅极电极250借助于栅极介电层255与沟道区230绝缘。栅极电极250被配置为控制形成在沟道区230中的沟道的导电性。沟道区230和漏极延伸区240沿源极区210和漏极区220之间的第一方向设置。第一方向与第一主表面110平行。
[0021]如图1A中进一步图示的，晶体管的部件设置在脊115中，脊115形成在半导体衬底100的第一主表面110中并且沿第一方向延伸。因此,沟道区230设置在脊115的第一部分120中并且漏极延伸区设置在脊115的第二部分130中。漏极延伸区240包括芯部(在这个图中未示出)，芯部被掺杂为具有第一导电类型。漏极延伸区进一步包括被掺杂为具有第二导电类型的覆盖部分244。覆盖部分244被设置为邻近脊115的第二部分130的至少一个或两个侧壁117。侧壁在与半导体衬底100的第一主表面110交叉的方向上延伸。根据实施例，顶侧可以与第一主表面110近似平行。例如，覆盖部分244可以邻近脊115的第二部分130的两个侧壁117和顶侧116。根据进一步的实施例，覆盖部分244可以邻近脊115的第二部分130的仅一个或两个侧壁。例如，与覆盖部分244不同的另外的层可以设置在脊115的顶侧116上。
[0022]沟道区230被掺杂为具有第一导电类型。源极区和漏极区被掺杂为具有第二导电类型，第二导电类型不同于第一导电类型。
[0023]在图1A中图示的实施例中，由第二导电类型的掺杂部分来实施源极区210和漏极区220。例如，源极区210设置在脊115的第三部分135中。脊115的第三部分135的芯部具有第一导电类型并且邻近脊115的第三部分135的顶表面116和两个侧壁117的区被掺杂为具有第二导电类型。如在后面将被解释的，具有第一导电类型并且被设置得邻近晶体管200的源极区210的脊115的芯部可以实施体接触路径275，体接触路径275防止形成寄生双极晶体管。根据实施例，体接触路径275可以被掺杂为具有比沟道区230高的掺杂剂浓度。另外，在体接触路径275和源极区210之间的界面处形成的pn结实施可以用于感应切换过程的体二极管。根据进一步的实施例，可以由第二导电类型的掺杂阱区来完成块体(bulk)接触。掺杂阱区可以设置在沟道区的下面，并且可选地，在漏极延伸区240的部分的下面。在这个情况中并且根据进一步的实施例，脊115的芯部也可以被掺杂为具有第二导电类型。
[0024]图1B示出了图1A中示出的结构的横截面图，该横截面图沿与第一主表面110平行的平面取得。如所示的，晶体管200包括源极区，源极区包括源极接触掺杂215，源极区被设置得邻近脊115的侧壁。半导体器件进一步包括漏极区220，漏极区220包括设置在脊的另一端侧的漏极接触掺杂225。沟道区230被设置得邻近源极区210并且沿脊115的宽度延伸，栅极电极250邻近沟道区230，栅极电极250借助于栅极电介质与沟道区230绝缘。此外，漏极延伸区240被设置在沟道区230和漏极区220之间。漏极延伸区240包括芯部242，芯部242被掺杂为具有第一导电类型。另外，漏极延伸区包括被设置在漏极延伸区240的侧壁117处的覆盖部分244。
[0025]在漏极延伸区的部分并且在与第一方向交叉的方向上取得图1C的横截面图。图1C的左手部分图示了使用包括掺杂阱部分105的P或η掺杂衬底的情况中的横截面图，并且图1C的右手部分图示了当使用SOI衬底时衬底的横截面图，其中掩埋氧化物层106被设置在半导体衬底100内。图1C的上部示出了图示横截面图的方向的示意平面图。如在图1C中具体图示的，覆盖部分244被设置为邻近脊的第二部分130的顶侧116和侧壁117。芯部242被掺杂为具有第一导电类型。漏极延伸区被设置在脊的第二部分130中。绝缘层300 (诸如氧化硅)可以被设置为填充邻近的第二脊部分130之间的空间。
[0026]图1D示出了沿与第一方向交叉的方向取得的、晶体管的沟道区230的横截面图。图1D的左手部分图示了包括掩埋阱注入层105的P或η掺杂衬底100的横截面图，并且图1D的右手侧部分图示了当使用SOI衬底时的横截面图，SOI衬底包括掩埋氧化物层106。图ID的上部图示了取得横截面图所在的位置。
[0027]如图1D所示的，沟道区230被设置在脊的第一部分120中。栅极电极250被设置得邻近第一脊部分120。栅极电介质255被设置在栅极电极250和沟道区230之间。栅极电极250可以设置为在第一脊部分120处完全填充邻近的脊之间的空间。
[0028]图1A到ID中图示的晶体管实施所谓的FinFET，在FinFET中沟道区230被形成在具有翼片或脊的形状的半导体衬底部分中。由于该结构，可以实施三维形状的半导体器件。沟道的宽度，或换句话说，沟道区的邻近栅极电极250的部分的宽度对应于与第一方向或脊的延伸方向和第一脊部分120的高度垂直地测量的脊的宽度。因此，可以增加晶体管的有效面积而不增加为制造晶体管需要的面积。
[0029]在被接通的情况中，导电反型层形成在沟道区230和栅极电介质255之间的边界处。因此，晶体管处于从源极区210经由漏极延伸区或漂移区240到漏极区220的导电状态。在关断的情况中，在漏极延伸区240中，第一导电类型的芯部242的载流子和第二导电类型的覆盖部分244内的载流子彼此补偿。因此，可以耗尽覆盖部分244，导致在高击穿电压的电流流动的阻断。
[0030]由于包括第一导电类型的芯部和被设置为邻近第二脊130的两个侧壁117和顶侧116的覆盖部分244的漏极延伸区240的特别的构造，在施加反向电压的情况中电荷载流子可以被补偿(耗尽)。因此，与其中漏极延伸区仅由第二导电类型的半导体材料实施的情况相比，可以增加覆盖部分244的掺杂浓度，由此可以减小漏极延伸区的电阻率。
[0031]如图1B中具体所示的，在第三脊部分135中的脊的芯部275实施体接触路径，体接触路径实现沟道区230或体区到块体接触270或体接触的接触。由此，避免了本来可能在这个部分形成的寄生双极晶体管。此外，在晶体管的断开状态中，漏极延伸区240可以被更容易地耗尽。在图1A到ID中所示的实施例中，栅极电极250被设置为邻近沟道区230的顶侧116和两个横向侧117。此外，覆盖层244被设置在漏极延伸区的芯部242的顶侧116和两个侧壁117处。根据实施例，通过增加脊的高度可以增加沟道宽度。由此，漏极延伸区的宽度也被增加。增加漏极延伸区的宽度可以被完成而同时基本不影响沟道区和漏极延伸区中的静电属性并且不另外增加为实施器件而需求的面积。
[0032]图1E示出了实施例的横截面图，沿第一方向、相对于第一主表面垂直地在覆盖部分244的区中取得横截面图。图1E的左手部分图示了包括掩埋阱注入部分105的P或η掺杂衬底的横截面图。另外，右手部分示出了形成在SOI衬底中的晶体管的横截面图，SOI衬底被包括在掩埋氧化物层106中。图1E的上部图示了在其处取得横截面图的位置。如所示的，在这个区域中，源极区210、沟道区230、漏极延伸区240 (尤其覆盖部分)和漏极区220沿第一方向布置。块体接触270被设置得邻近源极接触掺杂215。块体接触270被掺杂为具有比体接触路径275高的掺杂剂浓度并且具有比沟道区230高的掺杂剂浓度。栅极电极250被设置在沟道区230的顶侧。
[0033]图1F示出了结构的另外的横截面图，该另外的横截面图沿第一方向取得使得与漏极延伸区240的芯部242和体接触路径275交叉。如所示的，由于体接触路径，沟道区230或体区与块体接触270连接。
[0034]图1G示出了晶体管在漏极区220的位置处的横截面图。如所示的，漏极接触掺杂225被设置得邻近漏极区220。图1G的左手部分示出了形成在包括掩埋阱注入部分105的P或η掺杂衬底中的晶体管的横截面图，并且图1G的右手部分示出了形成在包括掩埋氧化物层106的SOI衬底中的晶体管的横截面图。图1G的上部图示了在其处取得横截面图的位置。
[0035]如参考图1A到IG已解释的那样，根据进一步的实施例，半导体器件包括晶体管200，晶体管200被形成在包括第一主表面110的半导体衬底100中。晶体管200包括被掺杂为具有第一导电类型的掺杂剂的沟道区230、邻近沟道区230的栅极电极250、源极区210和漏极区220，源极区210和漏极区220被掺杂为具有不同于第一导电类型的第二导电类型。沟道区230被设置在脊115的第一部分120中，源极区210被设置在脊115的另外部分135中邻近沟道区230。源极区210被设置得邻近脊115的另外部分135的顶侧116和两个侧壁117中的至少一个，并且脊的另外部分135的芯部被掺杂为具有第一导电类型的掺杂剂并且形成体接触路径275。例如，源极区210可以被设置得邻近脊115的一个或两个侧壁117。根据实施例，源极区可以被设置得邻近脊115的顶侧116。根据进一步的实施例，源极区可以被设置得邻近脊115的顶侧116和两个侧壁117。根据实施例，半导体可以进一步包括被设置在沟道区230和漏极区220之间的漏极延伸区240。如将被容易意识到的，这个实施例可以与在本公开中描述的任何元件组合。
[0036]图2Α到2G图示了进一步实施例。在图2Α到2G中示出了与相对于图1A到IG描述的那些部件相同的部件，并且仅提到了不同点。
[0037]图2Α示出了在如下情况中漏极延伸区240的部分:在该情况中，除了覆盖部分244,场板260和场介电层265被设置得邻近漏极延伸区240。场板260借助于场介电层265与漏极延伸区240绝缘。以与图1A到IG中图示的实施例中类似的方式，漏极延伸区240包括第一导电类型的芯部242和第二导电类型的覆盖部分244。如根据对图1A和2Α的比较将容易意识到的，栅极电极250和场板260被形成为在脊215的不同位置邻近相同的脊215。
[0038]图2Β示出了半导体器件沿平行于第一主表面的平面的横截面图。如所示的，场板260被设置为邻近漏极延伸区240的侧壁。由于场板260的存在，栅极-漏极电容可以被进一步减小并且附加地，在关断的情况中，可以更有效地补偿漏极延伸区240中的载流子。因此，漏极延伸区240的掺杂浓度可以增加而不劣化击穿电压特性。例如，场板260可以与源极电势连接。图2Β进一步示出了被设置在场板260和栅极电极250之间的绝缘材料301。如下面将解释的，绝缘材料301的横向厚度可以被任意地并且精确地设置。例如，绝缘材料301的横向厚度可以大于场氧化物层265的厚度。因此，可以减小栅极-场板电容。
[0039]图2C示出了漏极延伸区240在与第一方向交叉的方向上的横截面图。图2C的左手部分示出了形成在包括掩埋阱注入部分105的P或η掺杂衬底中的晶体管，并且图2C的右手部分中示出的晶体管是形成在包括掩埋氧化物层106的SOI衬底中的晶体管。图2C的上部示出了横截面图的位置。如在图2C中进一步示出的，场板260填充邻近的第二脊部分130之间的空间。
[0040]图2D示出了与图1E中示出的横截面图类似的横截面图。如所示的，场板260形成在第二脊部分130的顶侧上方，场板260借助于场介电层265与覆盖层244绝缘。图2Ε示出了晶体管的在邻近的脊之间的平行于第一方向的横截面图。如所示的，邻近的脊之间的空间用栅极电极250和场板260填充。因为邻近的脊之间的空间用栅极电极250填充，所以栅极-漏极电容可以进一步减小。根据其中场板260填充邻近的脊之间的空间的实施方式，可以实现小的电阻率并且能够避免对应的损耗。
[0041]图2F示出了在与图1F的横截面图类似的位置处取得的晶体管的横截面图。如所不的，场板260设置在漏极延伸区240的顶侧上方,场板260借助于场介电层265与漏极延伸区240绝缘。
[0042]根据图2G中图示的进一步的实施例，图2A到2F的半导体器件可以按以下方式实施:按该方式漏极延伸区240不包括芯部242并且按该方式漏极延伸区被完全掺杂为具有第二导电类型。
[0043]如图2G中所示的，半导体器件包括晶体管200，晶体管200形成在包括第一主表面110的半导体衬底100中，晶体管包括被掺杂为具有第一导电类型的掺杂剂的沟道区230、源极区210、漏极区220，源极区210和漏极区220被掺杂为具有不同于第一导电类型的第二导电类型。晶体管进一步包括漏极延伸区240、邻近沟道区230的栅极电极250、和被设置得邻近漏极延伸区240的场板260。沟道区230被设置在脊115的第一部分120中，并且漏极延伸区240被设置在脊115的第二部分130中。
[0044]图2G示出了可以由第二导电类型的掺杂部分241制成的漏极延伸区240的部分。场板260和场介电层265被设置得邻近漏极延伸区240。场板260借助于场介电层265与漏极延伸区240绝缘。如根据对图1A和2G的比较将被容易意识到的，栅极电极250和场板260被形成为在脊215的不同位置处邻近相同的脊215。
[0045]如下面将被解释的，可以在形成栅极电极250之后形成场板260。另外，可以按相对于栅极电极250自对齐的方式形成场板260。
[0046]图3示出了根据进一步实施例的半导体器件的透视图。图3的实施例近似对应于图1A中图示的实施例。然而，图3的实施例中的漏极延伸区240的覆盖部分244由形成在第二脊部分130上方的外延层实施。此外，场板260形成在漏极延伸区240上方并且借助于场介电层265与漏极延伸区240绝缘。
[0047]图4A到4J图示了根据实施例的制造半导体器件的方法。
[0048]从半导体衬底(例如硅衬底或SOI衬底)开始，将脊或翼片310刻蚀到半导体衬底的第一主表面中。脊310形成在其中的硅衬底具有第一导电类型，例如P型。刻蚀可以通过等离子刻蚀完成。例如，脊可以具有沿第一方向延伸的顶侧316和侧壁319，第一方向与处理的晶体管的部件的布置方向对应。例如，脊的宽度w可以是大约200到lOOOnm，并且脊的高度h可以是近似I到10 μ m。脊310可以具有近似I到IOym的长度。例如，针对40V的电压的脊可以具有近似2 μ m的长度。其后，执行例如使用热氧化的氧化步骤以便形成薄氧化硅层320。例如，氧化硅层320可以具有近似5到50nm的厚度。图4A在其下部示出了平行于两个脊310的第一主表面取得的横截面图。此外，图4A的上部图示了 I和I’之间的横截面图，并且具体图示了脊310的尺寸。
[0049]根据图4A中图示的实施例，脊310沿其整个长度I可以具有相等的形状。根据进一步的实施例，脊可以具有扩大部分。例如，图4B图示了包括第一脊部分317和第二脊部分318的脊312。如根据实施例的图4B中所示的，第二脊部分318可以具有比第一脊部分317大的宽度。另外，如在图4B的下部中图示的，第二脊部分318可以具有渐增宽度的子部分和具有相对于第一脊部分317的增加宽度的第二子部分。[0050]在下一个步骤中，可以沉积诸如多晶硅的导电层。例如，多晶硅层可以具有50到200nm的厚度。多晶硅材料可以是η掺杂的或者可以是未掺杂的并且可以在沉积之后掺杂。作为进一步的示例，可以采用硅化物(例如金属硅化物)、金属、或包括多晶硅、硅化物和/或金属的层堆叠。导电材料可以具有一厚度使得邻近的脊310之间的空间被完全填充。可替代地，导电层可以具有较小的厚度。然后，导电材料被图案化以便形成栅极电极330。
[0051]图4C示出了产生的结构的示例。具体地说，当形成栅极电极并且使用图4Β中所示的脊结构时，栅极电极330邻近第一脊部分317。其后，使用栅极电极330作为掩膜，执行用第二导电类型的掺杂剂的掺杂步骤。
[0052]例如，这可以通过公知的掺杂方法来完成，例如像等离子辅助掺杂(PLAD)、脉冲等离子掺杂、离子注入方法或倾斜离子注入方法那样的气相掺杂或另外的掺杂方法。可选地，可以在执行掺杂过程之前从脊310去除氧化物层320或其部分。
[0053]图4D示出了产生的结构的示例，如所示的，由于掺杂过程使用栅极电极330作为注入掩膜，第二导电类型的层340以相对于栅极电极330自对齐的方式被设置。因此，在第二导电类型的掺杂部分的开始位置和栅极电极330之间仅存在小的横向偏差。换句话说，第二导电类型的掺杂部分340近似地不重叠栅极电极，在栅极电极和第二导电类型的掺杂部分340的开始部分之间也不存在间隙。第二导电类型的层340可以具有近似100到500nm的厚度。层340的厚度依赖于层340的掺杂浓度并且依赖于脊的掺杂浓度。通常，当半导体器件不包括设置在脊上方的场板时，层340内的载流子的数量应当近似等于脊的芯部242中的载流子的数量。当半导体器件包括设置在脊上方的场板时，层340内的载流子的数量可以高于芯部242的所述载流子的数量，例如可以是芯部242内的载流子的两倍。
[0054]其后，在其中要限定体接触的脊的部分使用光刻方法来限定。例如，形成光掩膜350以便使脊310的部分不被覆盖。根据进一步的实施例，可以采用使用原位掺杂的选择性外延方法。在这个情况中，可以使用硬掩膜代替图案化的光刻胶掩膜。
[0055]图4E示出了产生的结构的示例。其后，执行用第一导电类型的掺杂的进一步掺杂过程，以便提供第一导电类型的重掺杂部分。例如，可以采用通用注入步骤或等离子掺杂或从气相掺杂。
[0056]如图4F中所示的，由于这个过程，脊310的前端可以被掺杂为形成掺杂部分360。根据进一步实施例，可以仅掺杂邻近源极接触的侧部分或可以根据公知的原理以不同的方式实施体接触路径，例如以实施掩埋体接触。根据进一步的实施例，半导体器件可以包括用作掩埋体接触的附加的掺杂阱层。掺杂部分360将提供产生的晶体管的体接触。
[0057]在下一个步骤中，执行进一步的掺杂过程以形成第二导电类型的重掺杂接触。这可以通过使用另外的掺杂掩膜350的光刻方法来完成。如图4G中所示的，掺杂掩膜350被布置为暴露掺杂部分360和栅极电极之间的区的部分并且进一步暴露每个脊310的端部。然后，使用例如像等离子掺杂或离子注入那样的气相掺杂来执行进一步的掺杂过程。
[0058]图4H示出了产生的结构的示例的横截面图。如具体所示的，针对源极区的接触掺杂被设置为相对于栅极电极330自对齐。
[0059]然后，形成另外的绝缘层。例如，可以通过形成薄热氧化物380来形成绝缘层。产生的结构的示例被示出在图41中。如所示的，脊的侧壁及其顶侧被薄氧化物层380覆盖。可以使用比较低的氧化温度(低于近似900°C)来执行这个热氧化步骤。在这种情况中，邻近栅极电极生长氧化物，以便在包括场板的完成的晶体管中，栅极电极和场板之间的氧化物层比场氧化物层厚。因此，在栅极电极和场板之间将存在更低的电容。
[0060]其后，可以执行使用例如TEOS (正硅酸乙酯)作为开始材料的CVD过程以便填充邻近的脊310之间的空间。图4J示出了产生的结构的示例。如所示的，氧化硅材料300完全填充邻近的脊310之间的空间。
[0061]其后，如常规的，可以通过提供到源极和漏极区372、373的接触来进一步处理半导体器件。例如，可以刻蚀并且用导电材料填充用于接触源极和漏极区372、373的接触沟槽。根据实施例，接触沟槽可以被刻蚀为近似延伸到脊310的底部。然而，还可以仅接触源极或漏极区的表面部分。导电材料可以包括金属，例如钨。另外，用于接触掺杂部分360以提供块体接触的接触可以如常规那样形成。
[0062]根据进一步的实施例，从图4J中所示的结构开始，进一步，场板260可以被形成为邻近漏极延伸区240。根据这个实施例，从图4J中所示的结构开始，将场板沟槽刻蚀到氧化硅材料300中。选择沟槽的位置使得具有足够厚度的场氧化物层被设置在产生的场板和漏极延伸区240之间。另外，可以选择沟槽的横向位置以便设置在场板和栅极电极330之间的绝缘材料具有足够的横向厚度。
[0063]其后，沉积用于形成场板的导电材料。例如，场板可以包括重掺杂的多晶娃、娃化物(例如金属硅化物)和/或金属、或这些材料的堆叠。可以从栅极电极去除导电材料。场板可以例如在彼此并联连接的晶体管的块的侧端部分处被连接到源极电极。根据实施例，导电材料的厚度可以被选择为使得邻近的脊之间的沟槽被完全填充以便减小产生的电阻。根据进一步的实施例，当形成接触源极部分的源极接触时可以沉积场板。根据实施例，可以从栅极电极或从栅极电极上方的至少部分去除场板的导电层以便减小栅极电极-场板电容。图5示出了产生的结构的示例。具体地说，如所示的，场板390被设置在邻近的脊之间并且被设置在漏极延伸区240的上方。另外，场板390和栅极电极330之间的绝缘材料301的横向厚度可以大于场氧化物层302的厚度。由此，栅极-场板电容可以被进一步减小。
[0064]根据修改，从图4H中所示的结构开始，在脊310的顶表面和侧壁上方形成薄氧化硅层以便覆盖漏极延伸区和栅极电极，类似于图41中所示的实施例。可以通过热氧化或通过保形沉积来形成薄氧化硅层。形成在漏极延伸区上方的薄氧化硅层将用作完成的器件中的场氧化物层。
[0065]其后，用于形成场板的导电材料被形成在邻近的脊310之间的剩余凹槽中。导电材料可以包括用于形成上面提到的场板的任何材料。导电材料可以被形成以便完全填充邻近的脊310之间的凹槽。可替代地，导电材料可以形成为保形层。然后，导电材料被图案化以形成场板。
[0066]图6示出上面描述的方法的进一步修改。如所示的，可以使脊310在其源极侧或漏极侧变窄以形成变窄的脊部分315。另外，绝缘材料的间隔物385可以被形成在栅极电极330的侧壁处以便保护栅极氧化物免于底部刻蚀(under-etch)。由此，可以进一步提高产生的晶体管的电属性。
[0067]图7图示了在其中借助于选择性外延而形成漏极延伸区的覆盖部分340的实施例。用于执行这个方法的开始点是包括氧化硅层320的硅脊312，氧化硅层320具有近似5到50nm的厚度。如图7A中图示的，脊312可以具有扩大部分。然而，如将清楚地被理解的，脊312还可以具有均匀的宽度。在第一步骤中，氧化硅层320被图案化以便形成栅极氧化物部分。图7B示出了产生的结构的示例。
[0068]其后，使用选择性外延方法，根据该方法仅在硅脊312的暴露部分上方形成外延材料。在这个选择性外延方法期间，硅材料被原位掺杂为具有第二导电类型的掺杂剂以便形成漏极延伸区的覆盖部分340。如图7C中所示的，以相对于氧化物层320的位置自对齐的方式形成覆盖部分340。脊的间距和生长层的厚度可以被选择为使外延区合并和生长在一起。
[0069]图8示出了具有上文中论述的结构的晶体管的阵列的示例。虽然图8示出了不包括场板的晶体管，但是要清楚理解的是，可以用对应的方式布置包括场板的晶体管。如所示的，行的多个晶体管被布置使得块体接触270彼此面对以便可以容易地完成对应的接触。另外，相应的列的晶体管被布置以便可以通过图案化导电材料条来形成例如源极金属化部和漏极金属化部。
[0070]图9图示了制造半导体器件的方法。方法包括在半导体衬底中形成晶体管，半导体衬底包括第一主表面，其中形成晶体管包括:形成源极区、漏极区、沟道区、漏极延伸区和邻近沟道区的栅极电极，其中沟道区和漏极延伸区被形成为沿源极区和漏极区之间的第一方向设置，第一方向平行于第一主表面；用第一导电类型的掺杂剂掺杂沟道区；用第二导电类型的掺杂剂掺杂源极和漏极区。如图9中具体图示的，形成沟道区包括在半导体衬底中形成包括第一脊部分和第二脊部分的脊(S10)，第一脊部分沿第一方向延伸，并且形成漏极延伸区包括在第二脊部分中形成被掺杂为具有第一导电类型的芯部(S20)和形成被掺杂为具有第二导电类型的覆盖部分(S30)，覆盖层被形成为邻近第二脊部分的顶侧和侧壁。
[0071]根据实施例，可以在形成栅极电极(S40)之后执行形成覆盖部分(S30)。例如，可以按相对于栅极电极自对齐的方式形成覆盖部分。根据实施例，可以通过形成第二导电类型的掺杂部分来形成覆盖部分，包括例如任何公知的掺杂方法诸如从气相掺杂、等离子辅助掺杂(PLAD)或包括倾斜离子注入的离子注入。根据进一步的实施例，可以采用使用原位掺杂的选择性外延。
[0072]对包括不同类型的场板和没有场板的FinFET的电特性进行仿真。每个FinFET包括在第一方向上具有600nm的测量长度的沟道和具有500nm长度的漏极延伸区。相对于第一方向和高度h垂直地测量的沟道区的有效宽度(即顶侧的横向延伸的总和)是4.6 μ m。栅极电极和漏极延伸区的重叠近似是10nm。相邻的脊之间的间距是2.4 μ m，并且总的单元面积是 2.52 μ m2。
[0073]图10示出了在以下情况中针对几个晶体管的栅极-漏极电容与电压的相关性:在场板和栅极电极彼此连接的情况中，在场板以相对于栅极电极自对齐的方式形成并且被保持在源极电势处的情况中，和在没有场板的情况中。如所示的，包括被保持在源极电势处和被制造为相对于栅极电极自对齐的场板的晶体管相对于没有场板的晶体管或在其中场板与栅极电极相连接的晶体管具有显著减小的栅极-漏极电容。
[0074]虽然本文中已图示和描述了具体实施例，但是本领域普通技术人员将意识到的是，在不脱离本发明的范围的情况下，各种替代的和/或等同的实施方式可以代替示出和描述的具体实施例。本申请意图覆盖本文中论述的具体实施例的任何改变或变化。因此，本发明意图仅由权利要求及其等同物限制。
【权利要求】
1.一种半导体器件，包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中，所述晶体管包括: 沟道区，被掺杂为具有第一导电类型的掺杂剂； 源极区，被掺杂为具有不同于第一导电类型的第二导电类型的掺杂剂； 漏极区，被掺杂为具有第二导电类型的掺杂剂； 漏极延伸区；以及 邻近沟道区的栅极电极， 沟道区被设置在脊的第一部分中，漏极延伸区被设置在脊的第二部分中，漏极延伸区包括被掺杂为具有第一导电类型的芯部，漏极延伸区进一步包括被掺杂为具有第二导电类型的覆盖部分，覆盖部分邻近脊的第二部分的至少一个或两个侧壁。
2.根据权利要求1的半导体器件，进一步包括: 场板，被设置得邻近漏极延伸区；和 场电介质，被设置在漏极延伸区的覆盖部分和场板之间。
3.根据权利要求2的半导体器件，其中场板的部分被至少设置在脊的第二部分的两侧。
4.根据权利要求1的半导体器件，其中脊的第二部分具有与脊的第一部分的宽度不同的宽度。
5.根据权利要求2的半导体器件，其中栅极电极和场板彼此隔离。
6.根据权利要求1的半导体器件，其中以相对于栅极电极自对齐的方式设置覆盖部分。
7.根据权利要求1的半导体器件，其中源极区被设置在脊的第三部分中邻近沟道区。
8.根据权利要求7的半导体器件，其中源极区被设置得邻近脊的第三部分的顶侧和侧壁，脊的第三部分的芯部被掺杂为具有第一导电类型的掺杂剂并且形成体接触路径。
9.根据权利要求8的半导体器件，进一步包括被设置为与体接触路径接触的块体接触。
10.一种集成电路,包括根据权利要求1的半导体器件。
11.根据权利要求1的半导体器件，其中覆盖部分邻近脊的第二部分的顶侧和侧壁。
12.—种半导体器件，包括形成在脊中的晶体管，脊形成在半导体衬底的第一主表面中，晶体管包括: 在脊的至少一部分中的第一导电类型的沟道区； 漏极延伸区，被设置在脊的另一部分中，漏极延伸区包括第一导电类型的芯部和第二导电类型的覆盖部分，覆盖部分被至少设置在脊的一个或两个侧壁处； 第二导电类型的源极区和漏极区；以及 栅极结构，被设置到脊的相对侧壁， 沿源极区和漏极区之间的第一方向设置沟道区和漏极延伸区，第一方向平行于第一主表面。
13.根据权利要求12的半导体器件，进一步包括: 场板和场介电层，场板邻近漏极延伸区，场介电层被设置在覆盖部分和场板之间。
14.根据权利要求12的半导体器件，其中源极区被设置在脊的顶侧和两个侧壁处，在源极区的位置处的脊的芯部被掺杂为具有第一导电类型的掺杂剂。
15.根据权利要求12的半导体器件，其中覆盖部分邻近脊的顶侧和侧壁。
16.一种制造半导体器件的方法，包括: 在半导体衬底中形成晶体管，半导体衬底具有第一主表面，其中形成晶体管包括: 在半导体衬底中形成包括第一脊部分和第二脊部分的脊，脊沿第一方向延伸， 在脊中形成源极区、漏极区、沟道区、漏极延伸区和邻近沟道区的栅极电极，用第一导电类型的掺杂剂掺杂沟道区，用第二导电类型的掺杂剂掺杂源极区和漏极区， 其中形成漏极延伸区包括:在第二脊部分中形成被掺杂为具有第一导电类型的芯部，形成漏极延伸区进一步包括形成被掺杂为具有第二导电类型的覆盖部分，覆盖部分被形成为邻近第二脊部分的至少一个或两个侧壁。
17.根据权利要求16的方法，其中在形成栅极电极之后执行形成覆盖部分。
18.根据权利要求17的方法，其中以相对于栅极电极自对齐的方式形成覆盖部分。
19.根据权利要求17的方法，其中形成覆盖部分包括使用栅极电极作为掩膜的掺杂过程。
20.根据权利要求16的方法，进一步包括邻近覆盖部分形成场板。
21.根据权利要求17的方法，其中形成脊被完成以便第二脊部分具有与第一脊部分的览度不问的览度。
22.根据权利要求17的方法，进一步包括形成栅极绝缘层，其中形成覆盖部分包括在形成栅极绝缘层之后执行选择性外延方法。
23.一种半导体器件，包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中，所述晶体管包括: 沟道区，被掺杂为具有第一导电类型的掺杂剂； 源极区，被掺杂为具有不同于第一导电类型的第二导电类型的掺杂剂； 漏极区，被掺杂为具有第二导电类型的掺杂剂；以及 邻近沟道区的栅极电极， 沟道区被设置在脊的第一部分中，源极区被设置在脊的另外部分中邻近沟道区，其中源极区被设置得邻近脊的另外部分的两个侧壁和顶侧中的至少一个，脊的另外部分的芯部被掺杂为具有第一导电类型的掺杂剂并且形成体接触路径。
24.根据权利要求23的半导体器件，进一步包括设置在沟道区和漏极区之间的漏极延伸区。
25.—种半导体器件，包括晶体管，晶体管被形成在具有第一主表面的半导体衬底中，所述晶体管包括: 沟道区，被掺杂为具有第一导电类型的掺杂剂； 源极区，被掺杂为具有第二导电类型的掺杂剂； 漏极区，被掺杂为具有第二导电类型的掺杂剂； 漏极延伸区； 邻近沟道区的栅极电极；以及 场板，被设置为邻近漏极延伸区， 沟道区被设置在脊的第一部分中，漏极延伸区被设置在脊的第二部分中。
26.根据权利要求25的半导体器件，进一步包括被设置在栅极电极和场板之间的绝缘材料以及在场板和 漏极延伸区之间的场介电层，平行于第一主表面测量的绝缘材料的厚度大于与第一主表面垂直地测量的场介电层的厚度。
【文档编号】H01L21/28GK103915499SQ201310747387
【公开日】2014年7月9日 申请日期:2013年12月31日 优先权日:2012年12月31日
【发明者】F.希尔勒, C.坎彭, A.迈泽 申请人:英飞凌科技股份有限公司